JPH04246851A - マスタースライス型半導体集積回路装置 - Google Patents

マスタースライス型半導体集積回路装置

Info

Publication number
JPH04246851A
JPH04246851A JP3011809A JP1180991A JPH04246851A JP H04246851 A JPH04246851 A JP H04246851A JP 3011809 A JP3011809 A JP 3011809A JP 1180991 A JP1180991 A JP 1180991A JP H04246851 A JPH04246851 A JP H04246851A
Authority
JP
Japan
Prior art keywords
input
package
signal
output
pin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3011809A
Other languages
English (en)
Other versions
JP2606631B2 (ja
Inventor
Yasumi Kurashima
倉島　保美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3011809A priority Critical patent/JP2606631B2/ja
Priority to US07/828,368 priority patent/US5365406A/en
Publication of JPH04246851A publication Critical patent/JPH04246851A/ja
Application granted granted Critical
Publication of JP2606631B2 publication Critical patent/JP2606631B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマスタースライス型半導
体集積回路装置に関し、特にＰＧＡ（Ｐｉｎ　Ｇｒｉｄ
　Ａｒｒａｙ）パッケージを有するマスタースライス型
半導体集積回路装置に関する。
【０００２】
【従来の技術】従来のマスタースライス型半導体集積回
路装置では、ＰＧＡパッケージの全信号ピンを入出力信
号ピンとして用いるか、またはパッケージの１方の対向
する２辺にある信号ピンを入出力信号ピンとして用い、
他方の対向する２辺にある信号ピンを入力信号専用ピン
として用いる場合があった。また、従来のマスタースラ
イス型半導体集積回路装置では、第３図（ａ），（ｂ）
に示すように、ＰＧＡパケージの配線を２層構造とし、
パッケージ１３８内の配線１２１，１２２の配線抵抗に
よる出力信号の電位降下が全信号ピンに対して均一化す
るよう、パッケージ内配線１２１，１２２の長さが長い
もの（外周のピンに接続する配線）ほど信号線の幅を太
くして、全ての信号ピンに対する配線１２１，１２２の
配線抵抗の均一化を図っていた。
【０００３】
【発明が解決しようとする課題】上述した従来のマスタ
ースライス型半導体集積回路装置では、パッケージ外周
のピンに接続するパッケージ内の配線が太くなるため配
線間の相互間隔が狭くなること、および出力信号用配線
の配線長が長くなることから、配線が細くて短い内周の
ピンに接続する配線に比べて大きなクロストークノイズ
を生じる。
【０００４】ＰＧＡパッケージの最内周の信号ピンも、
最外周の信号ピンも一律に出力信号に割当てられる可能
性がある従来のマスタースライス型半導体集積回路装置
では、最外周の信号ピンの多くが出力信号に割り当てら
れ、これらが同一タイミングで動作すると、非常に大き
なクロストークノイズを生じ、付加デバイスの誤動作を
招くという問題があった。
【０００５】
【課題を解決するための手段】本発明のマスタースライ
ス型半導体集積回路装置は、マスタースライス型半導体
チップを搭載したＰＧＡパッケージを有するマスタース
ライス型半導体集積回路装置において、前記ＰＧＡパッ
ケージ内に設けた配線を介してパッケージの最外周の外
部ピンと電気的に接続して前記半導体チップ上に設けた
入力セルと、前記ＰＧＡパッケージ内の配線を介してパ
ッケージの内周側の外部ピンを電気的に接続して前記半
導体ップ上に設けた入出力セルとを有する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
【０００７】図１（ａ），（ｂ）は本発明の第１の実施
例を示す平面図及び断面図である。
【０００８】図１（ａ），（ｂ）に示すように、４列あ
る外部ピンの外周に位置する外部ピン１３７は、パッケ
ージ１３８内のコンタクトホール１１１で接続された下
層の配線１２１及び上層の配線１２２を経由して半導体
チップ上に設けた入力セル１０１のボンディングパッド
１３１とボンディング線１３２で接続されている。一方
、内周に位置する外部ピン１３６は、同様にパッケージ
１３８内の配線１２１，１２２を介して入出力セル１０
２のボンディングパッド１３１とボンディング線１３２
で接続されている。外部ピン１３６に接続された配線１
２１，１２２は出力信号が割り当てられる可能性がある
ため、配線長が長くなるほど配線幅を太くして、配線抵
抗の均一化を図っている。一方、外部ピン１３７に接続
された配線１２１，１２２は入力信号専用であるため、
信号線に電流がほとんど流れず、信号線の配線抵抗によ
る電位降下がほとんどないので、配線幅を入出力信号用
の配線に比べて細くすることができる。したがって、こ
れらの配線は、従来例に対して信号線間の距離を広く取
ることができ、クロストークノイズを低減することが可
能である。またクロストークノイズを最も誘引する出力
信号が、内周に位置する外部ピン１３６に割り当てられ
るため、配線長が短く、クロストークノイズを小さく抑
えることが可能である。
【０００９】図２（ａ），（ｂ）は本発明の第２の実施
例を示す平面図及び断面図である。
【００１０】図２（ａ），（ｂ）に示すように、４列あ
る外部ピンの外周に位置する外部ピン１３７は、パッケ
ージ１３８の配線１２１を介して入力セル１０１のボン
ディングパッド１３１とボンディング線１３２で接続さ
れている。一方、内周に位置する外部ピン１３６は、パ
ッケージ１３８の配線１２２を介して入出力セル１０２
のボンディングパッド１３１とボンディング線１３２で
接続されている。
【００１１】本実施例では、第１の実施例と同じくクロ
ストークノイズを最も誘引する出力信号が、内周に位置
する外部ピン１３６に割り当てられるため、配線長が短
く、クロストークノイズを小さく抑えることが可能であ
ると同時に、パッケージ１３８内の出力信号用の配線が
同一の配線層にはないため、入力信号が出力信号の動作
の影響を受けず、入力信号にノイズが生じにくいという
利点がある。
【００１２】
【発明の効果】以上説明したように本発明は、ＰＧＡパ
ッケージ実装のマスタースライス型半導体集積回路装置
において、最も外周の信号ピンには入力信号のみを、最
も内周の信号ピンには出力もしくは入出力信号をわりあ
て、また入力信号専用ピンのパッケージ内信号線幅を、
出力用もしくは入出力信号用ピンの信号線に較べて細く
することで、信号線間のクロストークを減少させる効果
がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す平面図及び断面図
である。
【図２】本発明の第２の実施例を示す平面図及び断面図
である。
【図３】従来のマスタースライス型半導体集積回路装置
の一例を示す平面図及び断面図である。
【符号の説明】
１０１　　　　入力セル １０２　　　　入出力セル １１１　　　　コンタクトホール １２１，１２２　　　　配線 １３１　　　　ボンディングパッド １３２　　　　ボンディング線 １３３　　　　半導体チップ １３６，１３７　　　　外部ピン １３８　　　　パッケージ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　マスタースライス型半導体チップを搭
    載したＰＧＡパッケージを有するマスタースライス型半
    導体集積回路装置において、前記ＰＧＡパッケージ内に
    設けた配線を介してパッケージの最外周の外部ピンと電
    気的に接続して前記半導体チップ上に設けた入力セルと
    、前記ＰＧＡパッケージ内の配線を介してパッケージの
    内周側の外部ピンと電気的に接続して前記半導体チップ
    上に設けた入出力セルとを有することを特徴とするマス
    タースライス型半導体集積回路装置。
  2. 【請求項２】　　ＰＧＡパッケージの最外周の入力セル
    用の外部ピンに接続したパッケージ内配線の幅が内周側
    の入出力セル用の外部ピンに接続したパッケージ内配線
    の幅よりも細くなっている請求項１記載のマスタースラ
    イス型半導体集積回路装置。
JP3011809A 1991-02-01 1991-02-01 マスタースライス型半導体集積回路装置 Expired - Lifetime JP2606631B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP3011809A JP2606631B2 (ja) 1991-02-01 1991-02-01 マスタースライス型半導体集積回路装置
US07/828,368 US5365406A (en) 1991-02-01 1992-01-30 Master-slice type semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3011809A JP2606631B2 (ja) 1991-02-01 1991-02-01 マスタースライス型半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPH04246851A true JPH04246851A (ja) 1992-09-02
JP2606631B2 JP2606631B2 (ja) 1997-05-07

Family

ID=11788156

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3011809A Expired - Lifetime JP2606631B2 (ja) 1991-02-01 1991-02-01 マスタースライス型半導体集積回路装置

Country Status (2)

Country Link
US (1) US5365406A (ja)
JP (1) JP2606631B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5641988A (en) * 1993-12-22 1997-06-24 Vlsi Technology, Inc. Multi-layered, integrated circuit package having reduced parasitic noise characteristics
US5930119A (en) * 1998-02-26 1999-07-27 Arizona Digital, Inc. Backplane having reduced LC product
DE10014382A1 (de) * 2000-03-23 2001-10-18 Infineon Technologies Ag Leiterbahn-Schichtstruktur und Vorstufe zu dieser
US9713258B2 (en) * 2006-04-27 2017-07-18 International Business Machines Corporation Integrated circuit chip packaging
JP4364226B2 (ja) * 2006-09-21 2009-11-11 株式会社東芝 半導体集積回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5326978A (en) * 1976-08-25 1978-03-13 Hitachi Ltd Connector
JPS57115893A (en) * 1981-01-10 1982-07-19 Nippon Electric Co Multiple wiring board
US4689441A (en) * 1985-04-05 1987-08-25 International Business Machines Corporation Routing method and pattern for reducing cross talk noise problems on printed interconnection boards
US4831497A (en) * 1986-09-11 1989-05-16 General Electric Company Reduction of cross talk in interconnecting conductors

Also Published As

Publication number Publication date
JP2606631B2 (ja) 1997-05-07
US5365406A (en) 1994-11-15

Similar Documents

Publication Publication Date Title
US5399904A (en) Array type semiconductor device having insulating circuit board
US4646126A (en) Semiconductor device
JPS6046040A (ja) 半導体装置
JPH0927512A (ja) 半導体装置
JPH04246851A (ja) マスタースライス型半導体集積回路装置
JPH0576174B2 (ja)
JPH05243482A (ja) 半導体集積回路
JPH02267947A (ja) 半導体装置
JPH04365347A (ja) 半導体チップにおけるモニタ装置用素子構造
JPS59139660A (ja) 半導体装置
JP2533810B2 (ja) 半導体装置
JPH09172105A (ja) 集積回路装置
KR950013048B1 (ko) 반도체 장치
JP3025357B2 (ja) 半導体装置
JPS63260048A (ja) マスタ−スライス型半導体装置
JPH0645566A (ja) 半導体集積回路装置
JPH09223758A (ja) 半導体装置
JP2752262B2 (ja) １チップｌｓｉの製造方法
JPH023259A (ja) マスタスライス型半導体装置の製造方法
JPH0513582A (ja) 半導体装置の電源配線
JPS62179735A (ja) 電子回路チツプ
JPH03185730A (ja) 半導体装置
JP2949951B2 (ja) 半導体装置
JPH04124844A (ja) 半導体装置のボンディングパッド電極の構造
JPS62122139A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19961224