JPH09172105A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH09172105A JPH09172105A JP7331314A JP33131495A JPH09172105A JP H09172105 A JPH09172105 A JP H09172105A JP 7331314 A JP7331314 A JP 7331314A JP 33131495 A JP33131495 A JP 33131495A JP H09172105 A JPH09172105 A JP H09172105A
- Authority
- JP
- Japan
- Prior art keywords
- terminals
- integrated circuit
- circuit device
- space
- smaller
- Prior art date
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05555—Shape in top view being circular or elliptic
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
- H01L2224/06152—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry being non uniform, i.e. having a non uniform pitch across the array
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 集積回路パッケージの下面の外側ほど端子の
間隔を粗くすることにより、接続先の基板のパッドから
の引き出しパターンを一層または複数であっても少しの
層に設けることが可能となるように集積回路パッケージ
の多数の端子に対し、端子に接続される引き出しパター
ンを設けるのに必要な基板の配線層を少くする。 【解決手段】 集積回路パッケージ本体１の下面に設け
られた端子２のうち最外周の列に位置する端子２ａは間
隔Ａで設けられており、その内側の列の端子２ｂは間隔
Ａより細かい間隔Ｂで設けられている。さらに内側の列
の端子２ｃは、間隔Ｂより小さい間隔Ｃで設けられてい
る。同様にして、パッケージの内側に位置する端子ほど
小さい間隔で配設されている。
間隔を粗くすることにより、接続先の基板のパッドから
の引き出しパターンを一層または複数であっても少しの
層に設けることが可能となるように集積回路パッケージ
の多数の端子に対し、端子に接続される引き出しパター
ンを設けるのに必要な基板の配線層を少くする。 【解決手段】 集積回路パッケージ本体１の下面に設け
られた端子２のうち最外周の列に位置する端子２ａは間
隔Ａで設けられており、その内側の列の端子２ｂは間隔
Ａより細かい間隔Ｂで設けられている。さらに内側の列
の端子２ｃは、間隔Ｂより小さい間隔Ｃで設けられてい
る。同様にして、パッケージの内側に位置する端子ほど
小さい間隔で配設されている。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路装置に関
し、特に端子の配設に特徴を有する集積回路装置に関す
る。
し、特に端子の配設に特徴を有する集積回路装置に関す
る。
【０００２】
【従来の技術】従来の集積回路装置では、多数の端子を
設ける場合に基板との接続用の端子が規則正しい格子状
または千鳥状に設けられていた。
設ける場合に基板との接続用の端子が規則正しい格子状
または千鳥状に設けられていた。
【０００３】
【発明が解決しようとする課題】上述した従来の集積回
路装置の端子構造においては、基板との接続用の端子が
規則正しい格子状または千鳥状に設けられているため、
端子数が多くなった場合、端子相互の間隔を小さくしな
ければならないために接続先の基板上のパッドから信号
線を一層の平面上で引き出すことが困難となり、結果と
して、接続先の基板の多層化を必要とし、高価格化をま
ねくという問題点があった。
路装置の端子構造においては、基板との接続用の端子が
規則正しい格子状または千鳥状に設けられているため、
端子数が多くなった場合、端子相互の間隔を小さくしな
ければならないために接続先の基板上のパッドから信号
線を一層の平面上で引き出すことが困難となり、結果と
して、接続先の基板の多層化を必要とし、高価格化をま
ねくという問題点があった。
【０００４】本発明の目的は、多数の端子を設けても接
続先の基板の多層化を必要としない、集積回路装置を提
供することにある。
続先の基板の多層化を必要としない、集積回路装置を提
供することにある。
【０００５】
【課題を解決するための手段】本発明の集積回路装置
は、下面に基板との接続用の複数の端子が配列された集
積回路装置において、外側の列の端子ほど相互の間隔が
大きく内側の列の端子ほど相互の間隔が小さいことを特
徴とし、さらに端子が配列された列相互の間隔が外側の
ものほど大きく、内側のものほど小さいようにしてもよ
い。
は、下面に基板との接続用の複数の端子が配列された集
積回路装置において、外側の列の端子ほど相互の間隔が
大きく内側の列の端子ほど相互の間隔が小さいことを特
徴とし、さらに端子が配列された列相互の間隔が外側の
ものほど大きく、内側のものほど小さいようにしてもよ
い。
【０００６】本発明の集積回路装置は、下面に基板との
接続用の複数の端子が設けられた集積回路パッケージに
おいて、前記下面の端子が設けられた範囲内において内
側ほど端子の密度が大きいことを特徴とする。
接続用の複数の端子が設けられた集積回路パッケージに
おいて、前記下面の端子が設けられた範囲内において内
側ほど端子の密度が大きいことを特徴とする。
【０００７】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。
して詳細に説明する。
【０００８】図１，図２および図３は、本発明の実施の
形態の底面図，側面図およびＧ部の拡大図である。
形態の底面図，側面図およびＧ部の拡大図である。
【０００９】集積回路パッケージ本体１の下面に設けら
れたバンプからなる端子２のうち最外周に位置する端子
２ａはある一定の間隔Ａで設けられており、その内側の
端子２ｂは最外周の端子間隔Ａより細かい間隔Ｂで設け
られている。さらに内側の端子２ｃは、間隔Ｂより小さ
い間隔Ｃで設けられている。同様にして、パッケージの
内側に位置する端子ほど小さい間隔で配設されている。
れたバンプからなる端子２のうち最外周に位置する端子
２ａはある一定の間隔Ａで設けられており、その内側の
端子２ｂは最外周の端子間隔Ａより細かい間隔Ｂで設け
られている。さらに内側の端子２ｃは、間隔Ｂより小さ
い間隔Ｃで設けられている。同様にして、パッケージの
内側に位置する端子ほど小さい間隔で配設されている。
【００１０】図４は図１〜図３に示す集積回路パッケー
ジが実装される基板上の配線パターンを示す部分平面図
である。
ジが実装される基板上の配線パターンを示す部分平面図
である。
【００１１】集積回路パッケージの外側の端子２に対応
する基板上のパッド（以下、外側のパッドという）３は
相互間に集積回路パッケージでの内側の端子２に対応す
る基板上のパッド（以下、内側のパッドという）３から
の引き出しパターン４を通さなければならない。従って
外側のパッド３ほど相互の間に多くの引き出しパターン
４を通さなければならず、内側のパッド３は相互の間に
通す引き出しパターン４が少くて済む。基板には端子２
ａ，２ｂ，２ｃ…に対応してパッド３ａ，３ｂ，３ｃ…
が設けられている。基板上のパッド３からの信号線等の
引き出しパターン４は、パッド３ａ，３ｂ，３ｃ…の間
隔（端子２ａ，２ｂ，２ｃ…の間隔に等しい）が外側に
配列されたパッドのものほど粗くなっているため、一層
の平面上のみで容易に形成可能となる。
する基板上のパッド（以下、外側のパッドという）３は
相互間に集積回路パッケージでの内側の端子２に対応す
る基板上のパッド（以下、内側のパッドという）３から
の引き出しパターン４を通さなければならない。従って
外側のパッド３ほど相互の間に多くの引き出しパターン
４を通さなければならず、内側のパッド３は相互の間に
通す引き出しパターン４が少くて済む。基板には端子２
ａ，２ｂ，２ｃ…に対応してパッド３ａ，３ｂ，３ｃ…
が設けられている。基板上のパッド３からの信号線等の
引き出しパターン４は、パッド３ａ，３ｂ，３ｃ…の間
隔（端子２ａ，２ｂ，２ｃ…の間隔に等しい）が外側に
配列されたパッドのものほど粗くなっているため、一層
の平面上のみで容易に形成可能となる。
【００１２】また、図３に示す端子２ａの列と端子２ｂ
の列との間隔Ｄより端子２ｂの列と端子２ｃの列との間
隔Ｅを小さく、さらに端子２ｃの列とその内側の端子の
列との間隔Ｆをより小さくというように、端子が配列さ
れている列の間隔も内側のものほど小さい。
の列との間隔Ｄより端子２ｂの列と端子２ｃの列との間
隔Ｅを小さく、さらに端子２ｃの列とその内側の端子の
列との間隔Ｆをより小さくというように、端子が配列さ
れている列の間隔も内側のものほど小さい。
【００１３】また、各列において端子の相互の間隔が一
定でなくても、各列における端子相互の平均的な間隔が
内側の列のものほど小さくなるようにしてもよい。
定でなくても、各列における端子相互の平均的な間隔が
内側の列のものほど小さくなるようにしてもよい。
【００１４】さらに端子が列をなして設けられていなく
ても、集積回路パッケージの下面の端子が設けられてい
る範囲（例えば下面の中央部に端子が設けられていない
部分があればその部分を除く範囲）において、内側ほど
端子の密度が大きくなるようにしてもよい。
ても、集積回路パッケージの下面の端子が設けられてい
る範囲（例えば下面の中央部に端子が設けられていない
部分があればその部分を除く範囲）において、内側ほど
端子の密度が大きくなるようにしてもよい。
【００１５】上述の本発明の実施の形態では、引き出し
パターンを基板の一層のみに容易に形成可能となるよう
に説明したが、基板の複数層に引き出しパターンを形成
する場合でも本発明を適用できる。この場合は、外側の
端子相互間の間隔を内側のものより大きくするにしても
基板の一層のみに引き出しパターンを形成する場合より
は小さくでき端子の数を増やすことができる。
パターンを基板の一層のみに容易に形成可能となるよう
に説明したが、基板の複数層に引き出しパターンを形成
する場合でも本発明を適用できる。この場合は、外側の
端子相互間の間隔を内側のものより大きくするにしても
基板の一層のみに引き出しパターンを形成する場合より
は小さくでき端子の数を増やすことができる。
【００１６】また、端子はバンプに限られずピン等であ
ってもよい。
ってもよい。
【００１７】本発明の集積回路装置としては、集積回路
チップを搭載したパケージのほか、フェースダウン実装
される集積回路チップそのものでもよい。なお、本発明
で集積回路装置の下面とは、集積回路装置の搭載される
基板に対向する側の面をいう。
チップを搭載したパケージのほか、フェースダウン実装
される集積回路チップそのものでもよい。なお、本発明
で集積回路装置の下面とは、集積回路装置の搭載される
基板に対向する側の面をいう。
【００１８】
【発明の効果】本発明は以上説明したように、集積回路
装置の下面の外側ほど端子の間隔が粗くなっているた
め、集積回路装置の外側では端子の間隔に接続先の基板
のパッドからの引き出しパターンを十分に通すことがで
き、内側では端子の間隔を小さくして多くの端子を設け
ることができ、基板の配線層を少ししか用いなくても多
くの端子及び引き出しパターンを設けることが可能とな
るため、多くの端子に対しても接続先の基板の低層化，
低価格化が図れるという効果がある。
装置の下面の外側ほど端子の間隔が粗くなっているた
め、集積回路装置の外側では端子の間隔に接続先の基板
のパッドからの引き出しパターンを十分に通すことがで
き、内側では端子の間隔を小さくして多くの端子を設け
ることができ、基板の配線層を少ししか用いなくても多
くの端子及び引き出しパターンを設けることが可能とな
るため、多くの端子に対しても接続先の基板の低層化，
低価格化が図れるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態の底面図である。
【図２】図１に示す実施の形態の側面図である。
【図３】図１のＧ部分の拡大図である。
【図４】図１に示す実施の形態を実装する基板の配線パ
ターンを示す部分平面図である。
ターンを示す部分平面図である。
１ パッケージ本体 ２，２ａ，２ｂ，２ｃ 端子 ３，３ａ，３ｂ，３ｃ パッド ４ 信号線等の引き出しパターン Ａ，Ｂ，Ｃ 端子間隔
Claims (3)
- 【請求項１】 下面に基板との接続用の複数の端子が配
列された集積回路装置において、外側の列の端子ほど相
互の間隔が大きく内側の列の端子ほど相互の間隔が小さ
いことを特徴とする集積回路装置。 - 【請求項２】 端子が配列された列相互の間隔が外側の
ものほど大きく、内側のものほど小さいことを特徴とす
る請求項１記載の集積回路装置。 - 【請求項３】 下面に基板との接続用の複数の端子が設
けられた集積回路パッケージにおいて、前記下面の端子
が設けられた範囲内において内側ほど端子の密度が大き
いことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7331314A JPH09172105A (ja) | 1995-12-20 | 1995-12-20 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7331314A JPH09172105A (ja) | 1995-12-20 | 1995-12-20 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172105A true JPH09172105A (ja) | 1997-06-30 |
Family
ID=18242305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7331314A Pending JPH09172105A (ja) | 1995-12-20 | 1995-12-20 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172105A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127203A (ja) * | 1999-09-20 | 2001-05-11 | Texas Instr Inc <Ti> | ボール・グリッド・アレイパッケージのフットプリントから、はんだボールのポピュレーションを選択的に減らすことにより、デバイスの信頼性を高める方法 |
| JP2003007750A (ja) * | 2001-06-19 | 2003-01-10 | Nec Corp | 半導体装置 |
| JP2010027961A (ja) * | 2008-07-23 | 2010-02-04 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| WO2010143326A1 (ja) * | 2009-06-12 | 2010-12-16 | パナソニック株式会社 | 半導体集積回路装置及びその設計方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645474A (ja) * | 1992-07-24 | 1994-02-18 | Nec Corp | 半導体装置 |
| JPH0669371A (ja) * | 1992-08-18 | 1994-03-11 | Toshiba Corp | Ｐｇａパッケージ |
-
1995
- 1995-12-20 JP JP7331314A patent/JPH09172105A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645474A (ja) * | 1992-07-24 | 1994-02-18 | Nec Corp | 半導体装置 |
| JPH0669371A (ja) * | 1992-08-18 | 1994-03-11 | Toshiba Corp | Ｐｇａパッケージ |
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| JP2001127203A (ja) * | 1999-09-20 | 2001-05-11 | Texas Instr Inc <Ti> | ボール・グリッド・アレイパッケージのフットプリントから、はんだボールのポピュレーションを選択的に減らすことにより、デバイスの信頼性を高める方法 |
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| JP2010027961A (ja) * | 2008-07-23 | 2010-02-04 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| WO2010143326A1 (ja) * | 2009-06-12 | 2010-12-16 | パナソニック株式会社 | 半導体集積回路装置及びその設計方法 |
| JP2010287758A (ja) * | 2009-06-12 | 2010-12-24 | Panasonic Corp | 半導体集積回路装置及びその設計方法 |
| US8456025B2 (en) | 2009-06-12 | 2013-06-04 | Panasonic Corporation | Semiconductor chip having staggered arrangement of bonding pads |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971216 |