JP2003007750A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 信号端子数を増加させても当該ＬＳＩを実装
するＰＷＢにおいて、信号用接続電極の引出配線を単一
配線層で容易に形成できる外部接続端子配置を備えたＬ
ＳＩを提供する。又、チップ上でのＩ／Ｏ回路部の配置
位置に関わらず電源配線によるＩ／Ｏ回路部の電圧降下
を抑制できるＬＳＩを提供する。 【解決手段】 第１のバンプ電極群１６２、第２のバン
プ電極群１６４及び第３のバンプ電極群１６６をチップ
１００表面に仮想的に区画した同心円状領域の内側から
順に配置する。このとき、第１のバンプ電極群１６２及
び第２のバンプ電極群１６４は、Ｘ方向の間隔Ｓx1，Ｙ
方向の間隔Ｓy1でマトリックス状に配列し、第３のバン
プ電極群１６６は、第１領域１３１，１３３では、Ｘ方
向の間隔Ｓx2，Ｙ方向の間隔Ｓy1でマトリックス状に配
列し、第２領域１４１，１４３ではＸ方向の間隔Ｓx1，
Ｙ方向の間隔Ｓy2でマトリックス状に配列する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多端子で高密度実
装に好適な半導体装置（以下、ＬＳＩとする）に関し、
特に半導体チップの表面に外部接続バンプ電極群を有す
るフリップチップ型ＬＳＩ（以下、ＦＣＬＳＩとする）
の外部接続用バンプ電極群の配列構成、或いはパッケー
ジの一表面上にバンプ形状の外部接続端子群を備えたボ
ール・グリッド・アレイ型ＬＳＩ（以下、ＢＧＡとす
る）の外部接続端子群の配列構成に関する。
【０００２】
【従来の技術】ＬＳＩの大規模化、高密度化に伴い、従
来複数のＬＳＩで構成されていたようなシステムを１つ
の半導体チップに組み込むことができるようになった。
特に通信系のシステムに用いられるＬＳＩでは、１つの
チップで複数のチャネルの信号処理が可能となったた
め、１つのチップから引き出される信号線の数、従って
外部接続電極の数が飛躍的に増加している。一方、特に
携帯電話を初めとするモバイル機器に適用するＬＳＩ等
には一層の小型化が求められており、多端子と小型化を
両立させるため外部接続端子を２次元的に配列したＦＣ
ＬＳＩやＢＧＡが提案され、端子数の一層の増加に伴っ
てその端子配列ピッチを小さくすると共に、配置方法の
工夫が成されている。
【０００３】例えば、特開平５−６２９７８号公報（以
下、公知例とする）には、バンプを等ピッチの千鳥格子
状に配置することで、バンプ間距離を保ちながら配置密
度を向上させたフリップチップが記載されている。
【０００４】
【発明が解決しようとする課題】しかし、例えば従来の
ＦＣＬＳＩやＢＧＡでは、全ての外部接続端子を単純格
子状配列或いは公知例のような千鳥格子状配列にしてお
り、その配列ピッチが小さくなってくると、ＬＳＩは実
現できてもＬＳＩの実用の際の実装で新たな問題が生じ
てきた。すなわち、外部接続端子を単純格子状であれ千
鳥格子状であれ２次元的に配列したＬＳＩをプリント配
線基板（以下、ＰＷＢとする）に実装した場合、内周側
の信号端子との接続が困難になってきた。図２０は、こ
の問題を説明するための図で，（ａ）は従来のＬＳＩ９
００を含む電子部品を実装したＰＷＢ９３０の実装面の
模式的な平面図、（ｂ）は（ａ）のＰ部を拡大した模式
的な平面図である。例えばＦＣＬＳＩやバンプ配列ピッ
チの最も小さいＢＧＡ等では、実装用ＰＷＢに形成され
たＬＳＩの各外部接続端子に対応する接続電極の間を通
過できる配線本数は限られて（通常１本）いる。従っ
て、例えば図２０に示すように接続電極間を通過可能な
配線本数が１本の場合、最外周側２列に収容されている
信号端子を接続する接続電極９５７については、ＬＳＩ
搭載部９００ｐの領域外への引出配線９３５を全て単一
配線層で形成できるが、それより内周側の信号端子をＬ
ＳＩ領域外へ引き出すには、そのためだけでもＰＷＢを
多層化する必要がありＰＷＢのコストアップにつなが
る。
【０００５】又、ＦＣＬＳＩの場合、外部と信号を授受
するための入／出力バッファ回路部（以下、Ｉ／Ｏ回路
部とする）をチップ縁端に沿って配置し、そこから外部
接続端子までの間をチップ上で再配線することが一般的
である。しかし、チップ上の配線は、チップを実装する
ＰＷＢの配線に比べ、その断面積が極端に小さいため、
Ｉ／Ｏ回路部と当該回路部に電源を供給する電源端子と
の間で配線による電圧降下が発生し、その量は配線長に
比例して大きくなるという問題がある。
【０００６】本発明は、上記の問題点に鑑みて成された
もので、同一面上に２次元的に配列されたバンプ電極等
の外部接続端子を有するＬＳＩで、信号端子数を増加さ
せても当該ＬＳＩを実装するＰＷＢにおいて、ＬＳＩの
信号用外部接続端子を接続する信号用接続電極からＬＳ
Ｉ搭載部領域外への引出配線を単一配線層で容易に形成
できる外部接続端子配置を備えたＬＳＩを提供する。
【０００７】又、ＦＣＬＳＩにおいては、チップ上での
Ｉ／Ｏ回路部の配置位置に関わらず電源配線によるＩ／
Ｏ回路部の電圧降下を抑制することができるＬＳＩを提
供する。
【０００８】
【課題を解決するための手段】そのため、本発明による
半導体装置は、所望の素子及び配線が形成され且つ外形
形状が矩形又は正方形である半導体チップの表面に２次
元的に配列された複数の外部接続用バンプ電極を有し、
前記チップの互いに直交する２辺の方向をＸ方向及びＹ
方向としたとき、前記バンプ電極は全て、前記Ｘ方向の
格子間距離Ｓx1，前記Ｙ方向の格子間距離Ｓy1の格子で
定まる格子点のいずれかに配置され、且つ前記バンプ電
極が第１のバンプ電極群，この第１のバンプ電極群の外
周部に配列された第２のバンプ電極群，及びこの第２の
バンプ電極群の外周部に配列された第３のバンプ電極群
を含み、前記第１のバンプ電極群及び前記第２のバンプ
電極群は前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ
方向には配列間隔距離Ｓy1で格子状に配列され、前記第
３のバンプ電極群は、前記チップの対角線及び前記Ｘ方
向に平行な辺に囲まれる第１領域に配置された前記第３
のバンプ電極群の前記Ｘ方向の配列間隔距離をＳx2、前
記チップの対角線及び前記Ｙ方向に平行な辺に囲まれる
第２領域に配置された前記第３のバンプ電極群のＹ方向
の配列間隔距離をＳy2としたとき、Ｓx2＞Ｓx1且つＳy2
＞Ｓy1を満足する構成であることを特徴とする。
【０００９】又、本発明の他の半導体装置は、所望の素
子及び配線が形成され且つ外形形状が矩形又は正方形で
ある半導体チップの表面に第１のバンプ電極群，この第
１のバンプ電極群の外周部に配列された第２のバンプ電
極群，この第２のバンプ電極群の外周部に配列された第
３のバンプ電極群，及びこの第３のバンプ電極群の外周
部に配列された第４のバンプ電極群を含む２次元的に配
列された複数の外部接続用バンプ電極を有し、前記チッ
プの互いに直交する２辺の方向をＸ方向及びＹ方向とし
たとき、前記第１のバンプ電極群及び前記第２のバンプ
電極群は前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ
方向には配列間隔距離Ｓy1で格子状に配列され、前記チ
ップの対角線及び前記Ｘ方向に平行な辺に囲まれる第１
領域に配置された前記第３のバンプ電極群の前記Ｘ方向
の配列間隔距離をＳx2、前記チップの対角線及び前記Ｙ
方向に平行な辺に囲まれる第２領域に配置された前記第
３のバンプ電極群のＹ方向の配列間隔距離をＳy2とした
とき、Ｓx2＞Ｓx1且つＳy2＞Ｓy1を満足し、前記第１領
域に配置された前記第４のバンプ電極群は前記Ｘ方向に
配列間隔距離Ｓx1で、又前記第２領域に配置された前記
第４のバンプ電極群は前記Ｙ方向に配列間隔距離Ｓy1で
いずれも単列で構成されていることを特徴とする。
【００１０】このとき、前記第１のバンプ電極群は、前
記チップを動作させる第１の電源供給用バンプ電極のみ
を含むようにすることができる。又、前記第１領域に配
置された前記第３のバンプ電極群は前記Ｙ方向に配列間
隔距離Ｓy1で格子状に配列し、前記第２領域に配置され
た前記第３のバンプ電極群は前記Ｘ方向に配列間隔距離
Ｓx1で格子状に配列することができる。或いは、前記第
１領域に配置された前記第３のバンプ電極群は前記Ｘ方
向には配列間隔距離Ｓx2で、又前記Ｙ方向には配列間隔
距離Ｓy1で千鳥状に配列し、前記第２領域に配置された
前記第３のバンプ電極群は前記Ｘ方向には配列間隔距離
Ｓx1で、又前記Ｙ方向には配列間隔距離Ｓy2で千鳥状に
配列してもよい。又、前記チップに信号を入／出力する
信号用バンプ電極は、全て前記第２のバンプ電極群又は
前記第３のバンプ電極群のいずれかに含まれるようにす
ることもできる。又、前記第４のバンプ電極群は、全て
前記チップの入／出力バッファ回路部を動作させる第２
の電源供給用バンプ電極とすることができる。又、前記
第３のバンプ電極群の最内周列一列が、全て前記チップ
の入／出力バッファ回路部を動作させる第２の電源供給
用バンプ電極としてもよい。更に、前記第３のバンプ電
極群の最外周列二列を、全て前記チップの入／出力バッ
ファ回路部を動作させる第２の電源供給用バンプ電極と
することもできる。
【００１１】又、本発明の他の半導体装置は、半導体チ
ップを搭載し且つ外形形状が矩形又は正方形であるパッ
ケージの一主面に２次元的に配列された複数の外部接続
端子を有し、前記一主面の互いに直交する２辺の方向を
Ｘ方向及びＹ方向としたとき、前記外部接続端子は全
て、前記Ｘ方向の格子間距離Ｓx1，前記Ｙ方向の格子間
距離Ｓy1の格子で定まる格子点のいずれかに配置され、
且つ前記外部接続端子が第１の外部接続端子群，この第
１の外部接続端子群の外周部に配列された第２の外部接
続端子群，及びこの第２の外部接続端子群の外周部に配
列された第３の外部接続端子群を含み、前記第１の外部
接続端子群及び前記第２の外部接続端子群は前記Ｘ方向
には配列間隔距離Ｓx1で、又前記Ｙ方向には配列間隔距
離Ｓy1で格子状に配列され、前記第３の外部接続端子群
は、前記一主面の対角線及び前記Ｘ方向に平行な辺に囲
まれる第１領域に配置された前記第３の外部接続端子群
の前記Ｘ方向の配列間隔距離をＳx2、前記一主面の対角
線及び前記Ｙ方向に平行な辺に囲まれる第２領域に配置
された前記第３の外部接続端子群のＹ方向の配列間隔距
離をＳy2としたとき、Ｓx2＞Ｓx1且つＳy2＞Ｓy1を満足
する構成であることを特徴とする。
【００１２】このとき、前記第１の外部接続端子群は、
前記チップを動作させる電源供給用外部接続端子群のみ
を含むようにすることができる。
【００１３】又、本発明の更に他の半導体装置は、半導
体チップを搭載し且つ外形形状が矩形又は正方形である
パッケージの一主面に前記チップを動作させる第１の電
源供給用外部接続端子のみを含む第１の外部接続端子
群，この第１の外部接続端子群の外周部に配列された第
２の外部接続端子群，及びこの第２の外部接続端子群の
外周部に配列された第３の外部接続端子群を含むいずれ
もバンプ形状の外部接続用の端子群を有し、この外部接
続用の端子群が形成された前記一主面の互いに直交する
２辺の方向をＸ方向及びＹ方向としたとき、前記第１の
外部接続端子群及び前記第２の外部接続端子群は前記Ｘ
方向には配列間隔距離Ｓx1で、又前記Ｙ方向には配列間
隔距離Ｓy1で格子状に配列され、前記一主面の対角線及
び前記Ｘ方向に平行な辺に囲まれる第１領域に配置され
た前記第３の外部接続端子群の前記Ｘ方向の配列間隔距
離をＳx2、前記外部端子形成面の対角線及び前記Ｙ方向
に平行な辺に囲まれる第２領域に配置された前記第３の
外部接続端子群のＹ方向の配列間隔距離をＳy2としたと
き、Ｓx2＞Ｓx1且つＳy2＞Ｓy1を満足する構成であるこ
とを特徴とする。
【００１４】このとき、前記第１領域に配置された前記
第３の外部接続端子群は前記Ｘ方向には配列間隔距離Ｓ
x2で、又前記Ｙ方向には配列間隔距離Ｓy1で格子状に配
列し、前記第２領域に配置された前記第３の外部接続端
子群は前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ方
向には配列間隔距離Ｓy2で格子状に配列することができ
る。又、前記第１領域に配置された前記第３の外部接続
端子群は前記Ｘ方向には配列間隔距離Ｓx2で、又前記Ｙ
方向には配列間隔距離Ｓy1で千鳥状に配列し、前記第２
領域に配置された前記第２の外部接続端子群は前記Ｘ方
向には配列間隔距離Ｓx1で、又前記Ｙ方向には配列間隔
距離Ｓy2で千鳥状に配列してもよい。
【００１５】又、前記チップに信号を入／出力する信号
用外部接続端子群は、全て前記第２の外部接続端子群又
は前記第３の外部接続端子群のいずれかに含まれるよう
にすることができる。
【００１６】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
【００１７】先ず、後の説明を分かり易くするため、図
４を参照して、以下の各実施形態の説明で共通的に用い
るチップの辺、辺の方向、領域等の定義を説明する。チ
ップ１００の表面に仮想的な線として対角線１２１，１
２３と、第１境界線１６１、第２境界線１６３、第３境
界線１６５線及びエッジ境界線１７１を設定する。又、
第１境界線１６１の外周に第２境界線１６３があり、そ
の外周に第３境界線１６５線があり、更にその外周にエ
ッジ境界線１７１がある。エッジ境界線１７１はチップ
１００の縁端部と略一致する。又、Ｘ方向の辺である第
１の辺１１１と対角線１２１，１２３で囲まれる領域及
び第１の辺１１２と対角線１２１，１２３で囲まれる領
域をそれぞれ第１領域１３１，１３３とし、Ｙ方向の辺
である第２の辺１１６と対角線１２１，１２３で囲まれ
る領域及び第２の辺１１７と対角線１２１，１２３で囲
まれる領域をそれぞれ第２領域１４１，１４３とする。
【００１８】続いて、本発明の第１の実施形態について
説明する。
【００１９】図１は、本発明のＬＳＩの第１の実施形態
を説明するための図で、外部接続用バンプ電極の配置を
模式的に示す平面図である。又、図２（ａ），（ｂ）は
それぞれ図１のＡ１−Ａ１’線及びＡ２−Ａ２’線に沿
った断面を模式的に示す断面図である。図３は、本実施
形態に好適なＬＳＩのチップ構成概要を模式的に示す平
面図である。
【００２０】図１，２及び３を参照すると、本実施形態
のＬＳＩ１は、チップ１００内に所望の機能を実現する
内部回路部８０及び外部と信号の入／出力を行うＩ／Ｏ
回路部８５を含み、Ｉ／Ｏ回路部８５は内部回路部８０
を略取り囲むように配置される。又、Ｉ／Ｏ回路部８５
は、複数の入／出力バッファセル（以下、Ｉ／Ｏセルと
する）８２を含み構成される。尚、チップ１００のＩ／
Ｏ回路部８５はエッジ境界線１７１から離間してチップ
１００の中央寄りに配置され、Ｉ／Ｏ回路部８５とエッ
ジ境界線１７１との間に必要に応じて例えばボンディン
グパッド（図示せず）等を配置できる周辺領域８８を備
えている。
【００２１】所望の素子及び配線を形成したチップ１０
０の表面（素子及び配線形成面側）に、例えばポリイミ
ド樹脂等の絶縁膜１１０を介して２次元的に配列した外
部接続用の端子（図示せず）を備え、更にこの端子の上
に半田ボール等の外部接続用バンプ電極１６０を有して
いる。尚、バンプ電極１６０を搭載する各端子は、再配
置配線によりチップ１００のＩ／Ｏセル８２を含む対応
する各電極と接続されているが、本発明の構成には直接
関係しないので図示は省略する。
【００２２】先ず、このバンプ電極１６０の配置構成の
概要を説明する。本実施形態のＬＳＩ１のバンプ電極１
６０は、チップ１００の表面全面にＸ方向の格子間距離
Ｓx1、Ｙ方向の格子間距離Ｓy1で設定される仮想的なマ
トリックス状格子のいずれかの格子点に配置され、チッ
プ１００の中央部に配置した第１のバンプ電極群１６２
と、この第１のバンプ電極群１６２の外周部に配列した
第２のバンプ電極群１６４と、更にこの第２のバンプ電
極群１６４の外周部に配列した第３のバンプ電極群１６
６とを含んでいる。より具体的には、第１のバンプ電極
群１６２は例えば仮想的な第１境界線１６１で囲まれる
領域内に配置し、第２のバンプ電極群１６４は第１境界
線１６１と第２境界線１６３とで挟まれた環状領域内に
配置し、第３のバンプ電極群１６６は第２境界線１６３
とエッジ境界線１７１とで挟まれた環状領域内に配置す
る。又、第１のバンプ電極群１６２及び第２のバンプ電
極群１６４は、いずれもそれぞれの配置領域の領域内全
面に、Ｘ方向の配列間隔距離Ｓx1，Ｙ方向の配列間隔距
離Ｓy1でマトリックス状に配列する。第３のバンプ電極
群１６６は、例えば第１領域１３１，１３３では、Ｘ方
向の配列間隔距離Ｓx2，Ｙ方向の配列間隔距離Ｓy1でマ
トリックス状に配列し、第２領域１４１，１４３ではＸ
方向の配列間隔距離Ｓx1，Ｙ方向の配列間隔距離Ｓy2で
マトリックス状に配列する。尚、本実施形態ではＳx2＝
２×Ｓx1、Ｓy2＝２×Ｓy1となる。
【００２３】次に、各バンプ電極群の機能概略を説明す
る。第１のバンプ電極群１６２は、ＬＳＩ１の内部回路
部８０を動作させる例えば高電位側電源を供給する第１
の電源供給用バンプ電極１５１Ｖと低電位側電源を供給
する第１の電源供給用バンプ電極１５１Ｇとを交互に配
置して構成される。第２のバンプ電極群１６４は、最内
周列にＬＳＩ１のＩ／Ｏ回路部８５を動作させる例えば
高電位側電源を供給する第２の電源供給用バンプ電極１
５３Ｖと低電位側電源を供給する第２の電源供給用バン
プ電極１５３Ｇとを交互に単列で配置すると共に、第２
の電源供給用バンプ電極１５３Ｖ，１５３Ｇの外周にチ
ップ１００の信号を入／出力する信号用バンプ電極１５
７を配置して構成される。更に、第３のバンプ電極群１
６６は、ＬＳＩ１の信号を入／出力する信号用バンプ電
極１５７のみを配置して構成される。
【００２４】次に、このＬＳＩ１を実装するＰＷＢにつ
いて説明する。図５はＰＷＢを説明するための図で、
（ａ）はＬＳＩ１０を含む各種電子部品を搭載したＰＷ
Ｂ３０の模式的な平面図、（ｂ）は（ａ）のＺ１−Ｚ
１’線での模式的な断面図である。又、図６はＰＷＢ３
０上の接続電極３２及び引出配線３５のパターンを説明
するための図で、図５（ａ）のＱ部の模式的な拡大平面
図である。このＰＷＢ３０にＬＳＩ１を搭載するとき、
ＬＳＩ搭載部１００ｐに形成される接続電極３２は、Ｌ
ＳＩ１の第１の電源供給用バンプ電極１５１Ｖ，１５１
Ｇ、第２の電源供給用バンプ電極１５３Ｖ，１５３Ｇ、
及び信号用バンプ電極１５７にそれぞれ対応する第１の
電源供給用接続電極２５１Ｖ，２５１Ｇ、第２の電源供
給用接続電極２５３Ｖ，２５３Ｇ、及び信号用接続電極
２５７を含み構成されている。尚、このＰＷＢ３０で
は、電源は異なる配線層から供給され、第１の電源供給
用接続電極２５１Ｖ，２５１Ｇ及び第２の電源供給用接
続電極２５３Ｖ，２５３Ｇはいずれもスルーホール３７
により対応する配線層（図示せず）に接続されている。
又、これらの各接続電極の配置間隔はそれぞれ対応する
バンプ電極の配置間隔と同じになっていることは言うま
でもない。尚、以下の説明を簡単にするため、ＰＷＢ３
０のＬＳＩ搭載部１００ｐ内部に、ＬＳＩ１のバンプ電
極配置の説明に用いた仮想的な第１境界線１６１，第２
境界線１６３，及びエッジ境界線１７１に対応する位置
にそれぞれＰＷＢ側仮想第１境界線１６１ｐ，ＰＷＢ側
仮想第２境界線１６３ｐ，及びＰＷＢ側仮想エッジ境界
線１７１ｐを設定する。又、ＬＳＩ搭載部１００ｐの対
角線と端部で区画される各領域において、ＬＳＩ搭載部
１００ｐの端部に平行する方向、すなわちチップ１００
の第１領域１３１，１３３ではＸ方向を，又第２領域１
４１，１４３ではＹ方向を横方向とし、ＬＳＩ搭載部１
００ｐの端部から中心部に向かう方向、すなわちチップ
１００の第１領域１３１，１３３ではＹ方向を，又第２
領域１４１，１４３ではＸ方向を縦方向としてもよいこ
とにする。
【００２５】このＰＷＢ３０における接続電極を含む配
線パターンの設計基準を、例えば 接続電極の大きさ ： １００μｍφ 引出配線幅 ： ３０μｍ 接続電極〜配線間絶縁間隔 ： ６０μｍ以上 配線〜配線間絶縁間隔 ： ３０μｍ以上 としたとき、接続電極の間を通過できる配線本数は、接
続電極配置間隔が２５０μｍの場所では１本であり、５
００μｍの場所では５本となる。従って、ＬＳＩ１の各
バンプ電極の配置間隔を、例えばＳx1＝Ｓy1＝２５０μ
ｍ，Ｓx2＝Ｓy2＝５００μｍとすると、ＰＷＢ側仮想エ
ッジ境界線１７１ｐとＰＷＢ側仮想第２境界線１６３ｐ
で挟まれる領域の最外周２列の横方向配置間隔は５００
μｍに、縦方向配置間隔は２５０μｍになる。又、ＰＷ
Ｂ側仮想第２境界線１６３ｐで囲まれる領域内の接続電
極配置間隔は横方向、縦方向いずれも２５０μｍとな
る。従って、ＰＷＢ側仮想第２境界線１６３ｐで囲まれ
る領域内の最外周側２列に配置された接続電極までは、
図６に示すように配線パターンの設計基準に従いながら
一層の配線層のみでＬＳＩ搭載部１００ｐの外へ引き出
す引出配線３５を設けることができる。すなわち、ＰＷ
Ｂ３０における配線パターンの設計基準に従いながら一
層の配線層のみでＬＳＩ１の信号用バンプ電極１５７を
接続する全ての信号用接続電極２５７に引出配線３５を
設けることができる。
【００２６】ここで、本実施形態による信号端子数の増
加について検証する。但し、接続電極間隔がＳ及び２Ｓ
のときの通過可能配線数が、それぞれ１本及び５本と仮
定する。先ず、従来のように通過可能配線数が１本の間
隔Ｓでマトリックス状に接続電極を配置し、最外周側２
列を信号用接続電極として、最外周１列の接続電極数を
ｍとすると、従来の単純マトリックス配置で得られる信
号用接続電極数従って信号用バンプ電極数は、（２ｍ−
８）個となる。一方、本実施形態の図１の配置では、
（３ｍ−４４）となる。従って、ｍ＞３６であれば本実
施形態のバンプ電極配置により実装基板上の配線基準を
変更することなく信号端子数を増加させることができ
る。
【００２７】更に、本実施形態の例では、角部において
最外周２列のバンプ電極及びＰＷＢ３０の対応する接続
電極の横方向配置間隔を２５０μｍにして、例えば図７
に示すように接続電極２８０を追加してもＰＷＢ３０の
内周側からの引出配線には影響を及ぼさないことが分か
る。尚、図７は図５（ａ）のＲ部に相当する部分の拡大
平面図である。この配置を用いた場合に使用できる信号
用信号用接続電極数，従って信号用バンプ電極数は、
（３ｍ−２４）個となり、ｍ＞１６で実装基板上の配線
基準を変更することなく信号端子数を更に増加させるこ
とができる。
【００２８】次に本実施形態の変形例について説明す
る。図８はこの変形例のＬＳＩ２における外部接続用バ
ンプ電極配置を模式的に示す平面図、図９は図５（ａ）
のＱ部に相当する部分の拡大平面図でこのＬＳＩ２をＰ
ＷＢ３０に搭載する場合のＬＳＩ搭載部の接続電極及び
引出配線の配置を模式的に示す。更に図１０はＬＳＩ２
の角部のバンプ電極を増加させたときの図５（ａ）Ｒ部
に相当する部分の拡大平面図である。この変形例のＬＳ
Ｉ２では、図８に示すように第３のバンプ電極群１６６
を第２境界線１６３とエッジ境界線１７１とで挟まれた
環状領域内で千鳥状に配置する。この場合も、第１領域
１３１，１３３では、Ｘ方向及びＹ方向の配列間隔距離
はそれぞれＳx2及びＳy1であり、第２領域１４１，１４
３ではＸ方向及びＹ方向の配列間隔距離はそれぞれＳx1
及びＳy2である。又、第３のバンプ電極群１６６を千鳥
状に配列したＬＳＩ２を搭載する場合のＰＷＢ３０の信
号用接続電極からの引出配線も図８のように配置すれ
ば、ＰＷＢ３０における配線パターンの設計基準に従い
ながら一層の配線層のみでＬＳＩ２の信号用バンプ電極
１５７を接続する全ての信号用接続電極２５７に引出配
線３５を設けることができ、信号端子数を増加させるこ
とができる。又、この変形例の場合の角部も本実施形態
と同様であり、バンプ電極の配置間隔及び対応するＰＷ
Ｂの接続電極の配置間隔並びに接続電極間の通過配線数
等に上記と同じ数値を仮定すると、図１０に示すように
ＰＷＢの内周側接続電極からの引出配線に影響を及ぼす
ことなく最外周２列に接続電極２８０を追加して横方向
配置間隔を２５０μｍにでき、この場合に使用できる信
号用信号用接続電極数，従って信号用バンプ電極数は、
（３ｍ−２４）個となり、ｍ＞１６で実装基板上の配線
基準を変更することなく信号端子数を更に増加させるこ
とができる。
【００２９】又、特に図３に示すようなＩ／Ｏ回路部８
５がチップの中央寄りに設けられたＬＳＩにおいては、
本実施形態のバンプ電極配置を行うことにより、Ｉ／Ｏ
回路部８５に電源を供給するための第２の電源供給用バ
ンプ電極１５３Ｖ，１５３ＧをＩ／Ｏ回路部８５の近傍
に配置できるので、第２の電源供給用バンプ電極１５３
Ｖ，１５３ＧとＩ／Ｏ回路部８５を接続する配線による
電圧降下を緩和できるという効果もある。
【００３０】次に、本発明の第２の実施形態について説
明する。
【００３１】図１１は、本実施形態に好適なチップの概
略構成を模式的に示す平面図であり、図１２は本実施形
態のＬＳＩを説明するための図で、外部接続用バンプ電
極の配置を模式的に示す平面図である。又、図１３
（ａ），（ｂ），（ｃ）はそれぞれ図１２のＣ１−Ｃ
１’線，Ｃ２−Ｃ２’線及びＣ３−Ｃ３’線に沿った断
面を模式的に示す断面図である。
【００３２】図１１，１２及び１３を参照すると、本実
施形態のＬＳＩ３は、チップ１０２内に所望の機能を実
現する内部回路部８０及びＩ／Ｏ回路部８５を含み、Ｉ
／Ｏ回路部８５は内部回路部８０を略取り囲むように配
置され、Ｉ／Ｏ回路部８５は、複数のＩ／Ｏセル８２を
含み構成される。本実施形態のチップ１０２は、Ｉ／Ｏ
回路部８５とエッジ境界線１７１との間にデッドスペー
スとなる周辺領域８８を設けず、エッジ境界線１７１の
近傍にＩ／Ｏ回路部８５を配置しているので、第１の実
施形態のチップ１００とチップサイズが同一でも内部回
路部８０の面積を大きく取ることができる。但し、チッ
プ１００の場合、例えば周辺領域８８に予めボンディン
グパッドを作り込んでおけば、ワイヤボンディング接続
用のチップとしてもそのまま用いることができるという
利点を有している。
【００３３】以下、第１の実施形態と同様の構成部分に
ついては同じ参照符号を用いて説明を省略し、主な相違
点であるバンプ電極配置について説明する。
【００３４】本実施形態のＬＳＩ３のバンプ電極１６０
も、チップ１０２の表面全面にＸ方向の格子間距離Ｓx
1、Ｙ方向の格子間距離Ｓy1で設定される仮想的なマト
リックス状格子のいずれかの格子点に配置され、チップ
１０２の中央部に配置した第１のバンプ電極群１６２
と、この第１のバンプ電極群１６２の外周部に配列した
第２のバンプ電極群１６４と、この第２のバンプ電極群
１６４の外周部に配列した第３のバンプ電極群１６６
と、更にこの第３のバンプ電極群１６４の外周部に配列
した第４のバンプ電極群１６８とを含んでいる。より具
体的には、第１のバンプ電極群１６２は第１境界線１６
１で囲まれる領域内に配置し、第２のバンプ電極群１６
４は第１境界線１６１と第２境界線１６３とで挟まれた
環状領域内に配置し、第３バンプ電極群１６６は第２境
界線１６３と第３境界線１６５とで挟まれた環状領域内
に配置し、第４バンプ電極群１６８は第３境界線１６５
とエッジ境界線１７１とで挟まれた環状領域内に配置す
る。又、第１のバンプ電極群１６２及び第２のバンプ電
極群１６４は、いずれもそれぞれの配置領域の領域内全
面に、Ｘ方向の配列間隔距離Ｓx1，Ｙ方向の配列間隔距
離Ｓy1でマトリックス状に配列する。第３のバンプ電極
群１６６は、例えば第１領域１３１，１３３では、Ｘ方
向の配列間隔距離Ｓx2の単列で配置し、第２領域１４
１，１４３ではＹ方向の配列間隔距離Ｓy2の単列で配置
する。第４のバンプ電極群１６８は、例えば第１領域１
３１，１３３では、Ｘ方向の配列間隔距離Ｓx2，Ｙ方向
の配列間隔距離Ｓy1でマトリックス状に配列し、第２領
域１４１，１４３ではＸ方向の配列間隔距離Ｓx1，Ｙ方
向の配列間隔距離Ｓy2でマトリックス状に配列する。
尚、本実施形態においても、Ｓx2＝２×Ｓx1、Ｓy2＝２
×Ｓy1となる。
【００３５】次に、各バンプ電極群の機能概略を説明す
る。本実施形態においても第１のバンプ電極群１６２
は、ＬＳＩ３の内部回路部８０を動作させる第１の電源
供給用バンプ電極１５１Ｖ，１５１Ｇを交互に配置して
構成される。本実施形態の第２のバンプ電極群１６４及
び第３のバンプ電極群１６６は、チップ１０２の信号を
入／出力する信号用バンプ電極１５７のみを配置して構
成される。第４のバンプ電極群１６８は、ＬＳＩ３のＩ
／Ｏ回路部８５を動作させる第２の電源供給用バンプ電
極１５３Ｖ，１５３Ｇを、例えば第１領域１３１，１３
３ではＹ方向に組にして並べて、又第２領域１４１，１
４３ではＸ方向に組にして並べてそれぞれ配置する。
【００３６】本実施形態のＬＳＩ３では、Ｉ／Ｏ回路部
８５をエッジ境界線１７１に近接して配置したチップ１
０２に対応して、第２の電源供給用バンプ電極１５３
Ｖ，１５３Ｇを最外周２列に配置し、且つこれらの横方
向配置間隔を広くしておくことで、第２の電源供給用バ
ンプ電極１５３Ｖ，１５３ＧとＩ／Ｏ回路部８５を接続
する配線による電圧降下を緩和しながらこのＬＳＩ３を
実装するＰＷＢにおいては、第２の電源供給用バンプ電
極１５３Ｖ，１５３Ｇを接続する第２の電源供給用接続
電極２５３Ｖ，２５３Ｇよりも内周側に設けられたＬＳ
Ｉ３の信号用バンプ電極１５７を接続する全ての信号用
接続電極２５７の引出配線を、ＰＷＢにおける配線パタ
ーンの設計基準に従いながら一層の配線層のみで設ける
ことができる。図１４に、図５（ａ）のＲ部に相当する
部分を拡大したこの引出配線パターンの一例の模式的な
平面図を示す。図１４において、信号用接続電極２５８
は、角部の特性で追加できる接続電極である。
【００３７】第１の実施形態において信号用接続電極数
の増加について検証した際の接続電極間隔及び通過可能
配線数等の前提条件用いたときの本実施形態のＬＳＩ３
に設けることができる信号用バンプ電極の数は、（２．
５ｍ−６４）となる。これに対し、第２の電源供給用バ
ンプ電極１５３Ｖ，１５３Ｇの内周側２列に信号用バン
プ電極１５７を設けたときの信号用バンプ電極の数は
（２ｍ−４０）となるので、ｍ＞４８であれば本実施形
態のＬＳＩ３のほうがより多くの信号用バンプ電極を設
けることができる。
【００３８】次に第２の実施形態の変形例について説明
する。
【００３９】図１５はこの変形例のＬＳＩを説明するた
めの図で、外部接続用バンプ電極の配置を模式的に示す
平面図である。又、図１６（ａ），（ｂ），（ｃ）はそ
れぞれ図１５のＤ１−Ｄ１’線，Ｄ２−Ｄ２’線及びＤ
３−Ｄ３’線に沿った断面を模式的に示す断面図であ
る。本変形例は、ＬＳＩを実装するＰＷＢが、例えば外
部からの電磁ノイズの影響を極力抑制するために少なく
とも当該ＬＳＩ搭載領域の周囲領域全面に例えば低電位
側電源電位（通常接地電位）に接続した金属等の導電性
パターンを備えているような場合に好適な構成となって
いる。
【００４０】図１５及び１６を参照すると、本変形例の
ＬＳＩ４も第２の実施形態と同じ構成のチップ１０２を
含み構成される。本変形例のＬＳＩ４が第２の実施形態
のＬＳＩ３と異なっているのは、第４のバンプ電極群１
６８の配置方法のみであるのでこの点を中心に説明す
る。本変形例の第４のバンプ電極群１６８は、第３境界
線１６５とエッジ境界線１７１とで挟まれた環状領域内
に、第１領域１３１，１３３ではＸ方向の配列間隔距離
Ｓx1の単列で配置し、第２領域１４１，１４３ではＹ方
向の配列間隔距離Ｓy1の単列で配置する。又、この第４
のバンプ電極群１６８は、第２の電源供給用バンプ電極
１５３Ｖ，１５３Ｇのみを含み、これらを交互に配置す
る。
【００４１】次にこのＬＳＩ４を実装するＰＷＢについ
て説明する。図１７は、ＬＳＩ４を実装するＰＷＢの一
例を説明するための図で、（ａ）は部品実装面の模式的
な概略平面図、（ｂ）は（ａ）のＺ１−Ｚ２’線での概
略断面をＬＳＩ４を実装した状態で示す断面図、（ｃ）
は（ａ）のＨ部の模式的な拡大平面図である。図１７を
参照すると、このＰＷＢ４０は、例えばＬＳＩ４を含む
各種電子部品を搭載する部品実装面側の部品搭載領域を
除く全面に例えば銅からなる金属膜４１を備えている。
又、この金属膜４１は例えば低電位側電源電位に接続し
てある。従って、（ｃ）に示すように低電位側電源に接
続する第２の電源供給用接続電極２５７３ＧもＰＷＢ４
０の表面で金属膜４１と直接接続する。金属膜４１と信
号用接続電極４２を含む各接続電極とは同一配線層且つ
同一材料で形成するのが通常である。このＰＷＢ４０で
は、他の接続電極は全て他の配線層を介して他と接続す
るようになっており、ＬＳＩ４の各信号用バンプ電極１
５７を接続する信号用接続電極４２からＬＳＩ搭載部１
０２ｐの外へ引き出す引出配線４５は下層の配線層５０
を一層だけ用いて形成される。又、信号用接続電極４２
と引出配線４５はスルーホール４７を介して接続する。
【００４２】従って、ＰＷＢ４０にＬＳＩ４を実装した
ときの信号用バンプ電極１５７を接続する信号用接続電
極２５７からの引出配線は配線層５０で構成され、この
配線層５０での配線パターンは、第１の実施形態の変形
例に対応する図９と実質的に同様のパターンとなり、全
ての信号線を引き出すことができる。
【００４３】又、第２の実施形態の場合と同じ前提条件
のときの本変形例のＬＳＩ４に設けることができる信号
用バンプ電極の数は、（２．５ｍ−４４）となり、第２
の電源供給用バンプ電極１５３Ｖ，１５３Ｇの内周側２
列に信号用バンプ電極１５７を設けたときの信号用バン
プ電極の数は（２ｍ−２４）となるので、ｍ＞４０であ
れば本変形例のＬＳＩ４のほうがより多くの信号用バン
プ電極を設けることができる。
【００４４】以上説明したように、本発明のＬＳＩは、
チップ全面に最小格子ピッチ（Ｓx1，Ｓy1）で仮想的に
作る格子点のいずれかに全てのバンプ電極が配置され、
且つＩ／Ｏ回路部８５のチップ内での位置に応じてこの
Ｉ／Ｏ回路部８５に電源を供給する第２の電源供給用バ
ンプ電極１５３Ｖ，１５３ＧをＩ／Ｏ回路部８５の近傍
に配置することで第２の電源供給用バンプ電極とＩ／Ｏ
回路部との配線距離を短くして配線による電圧降下を抑
制しながら、外周側バンプ電極の横方向配置間隔を広く
しておくことにより、このＬＳＩを実装するＰＷＢにお
いて、ＰＷＢの配線パターンの設計基準に従いながら一
層の配線層のみで内周側に設けた信号用バンプ電極を接
続するＰＷＢの信号用接続電極からＬＳＩ搭載部領域外
への引出配線を設けることができるので信号端子の数も
増加させることができるという効果が得られる。
【００４５】尚、本発明は上記実施形態の説明に限定さ
れるものでなく、その要旨の範囲内において種々変更が
可能であることは言うまでもない。
【００４６】例えば、上記実施形態はチップ表面に２次
元的に配置されたバンプ電極を有するＦＣＬＳＩを例と
して説明したが、ＢＧＡの外部接続端子についても同様
に適用できることは言うまでもない。具体的には、図１
８に示すＢＧＡの一例の模式的な断面図を参照すると、
外部接続用端子であるバンプ電極２６０に対して、特に
第１の実施形態及びその変形例をそのまま応用できる。
尚、このＢＧＡ２０は、チップ１００或いはチップ１０
２を搭載基板２２に搭載した例を示しているが、これに
限定されるものでなく、チップを搭載基板２２にフェイ
スアップで搭載しワイヤボンディングで接続するように
してもよい。又、ＦＣＬＳＩを搭載基板２２に搭載する
場合は、搭載基板２２を上記実施形態の説明におけるＰ
ＷＢとすることもできる。
【００４７】又、第１のバンプ電極群１６２は、第１境
界線１６１で囲まれる領域内全面に配置した例で説明し
たが、例えば図１９に一例を示すように必要に応じて一
部の格子点のバンプ電極を除いた配置方法としてもよ
い。
【００４８】更に、上記実施形態及びそれらの変形例
を、必要に応じて同一チップ内で混在させることもでき
る。
【００４９】
【発明の効果】以上説明したとおり、本発明のＬＳＩ
は、同一面上に２次元的に配列されたバンプ電極等の外
部接続端子を有するＬＳＩで、信号端子数を増加させて
も当該ＬＳＩを実装するＰＷＢにおいて、ＬＳＩの信号
用外部接続端子を接続する信号用接続電極からＬＳＩ搭
載部領域外への引出配線を単一配線層で容易に形成でき
るという効果が得られる。
【００５０】又、ＦＣＬＳＩにおいては、チップ上での
Ｉ／Ｏ回路部の配置位置に関わらず電源配線によるＩ／
Ｏ回路部の電圧降下を抑制することができるという効果
も得られる。
【図面の簡単な説明】
【図１】本発明のＬＳＩの第１の実施形態を説明するた
めの図で、外部接続用バンプ電極の配置を模式的に示す
平面図である。
【図２】（ａ），（ｂ）はそれぞれ図１のＡ１−Ａ１’
線及びＡ２−Ａ２’線に沿った断面を模式的に示す断面
図である。
【図３】本実施形態に好適なＬＳＩのチップ構成概要を
模式的に示す平面図である。
【図４】チップの辺、辺の方向、領域等の定義を説明す
るための平面図である。
【図５】ＰＷＢを説明するための図で、（ａ）はＬＳＩ
を含む各種電子部品を搭載したＰＷＢの模式的な平面
図、（ｂ）は（ａ）のＺ１−Ｚ１’線での模式的な断面
図である。
【図６】図５（ａ）のＱ部の模式的な拡大平面図であ
る。
【図７】図５（ａ）のＲ部に相当する部分の拡大平面図
である。
【図８】第１の実施形態の変形例のＬＳＩにおける外部
接続用バンプ電極配置を模式的に示す平面図である。
【図９】図５（ａ）のＱ部に相当する部分の拡大平面図
である。
【図１０】図５（ａ）Ｒ部に相当する部分の拡大平面図
である。
【図１１】本発明の第２の実施形態のＬＳＩのチップの
概略構成を模式的に示す平面図である。
【図１２】本発明の第２の実施形態のＬＳＩを説明する
ための図で、外部接続用バンプ電極の配置を模式的に示
す平面図である。
【図１３】（ａ），（ｂ），（ｃ）はそれぞれ図１２の
Ｃ１−Ｃ１’線，Ｃ２−Ｃ２’線及びＣ３−Ｃ３’線に
沿った断面を模式的に示す断面図である。
【図１４】図５（ａ）のＲ部に相当する部分を拡大した
模式的な平面図である。
【図１５】第２の実施形態の変形例のＬＳＩを説明する
ための図で、外部接続用バンプ電極の配置を模式的に示
す平面図である。
【図１６】１６（ａ），（ｂ），（ｃ）はそれぞれ図１
５のＤ１−Ｄ１’線，Ｄ２−Ｄ２’線及びＤ３−Ｄ３’
線に沿った断面を模式的に示す断面図である。
【図１７】第２の実施形態の変形例のＬＳＩを実装する
ＰＷＢの一例を説明するための図で、（ａ）は部品実装
面の模式的な概略平面図、（ｂ）は（ａ）のＺ１−Ｚ
２’線での概略断面をＬＳＩ４を実装した状態で示す断
面図、（ｃ）は（ａ）のＨ部の模式的な拡大平面図であ
る。
【図１８】ＢＧＡの一例の模式的な断面図である。
【図１９】第１のバンプ電極群の配置方法の一例を示す
平面図である。
【図２０】（ａ）は従来のＬＳＩを含む電子部品を実装
したＰＷＢの実装面の模式的な平面図、（ｂ）は（ａ）
のＰ部を拡大した模式的な平面図である。
【符号の説明】
１，２，３，４，１０ ＬＳＩ ２０ ＢＧＡ ２２ 搭載基板 ３０，４０ ＰＷＢ ３２，４２ 接続電極 ３５，４５ 引出配線 ３７，４７ スルーホール ５０ 下層の配線層 ８０ 内部回路部 ８２ Ｉ／Ｏセル ８５ Ｉ／Ｏ回路部 ８８ 周辺領域 １００，１０２ チップ １１０ 絶縁膜 １１１，１１２ 第１の辺 １１６，１１７ 第２の辺 １２１，１２３ 対角線 １３１，１３３ 第１領域 １４１，１４３ 第２領域 １５１Ｖ，１５１Ｇ 第１の電源供給用バンプ電極 １５３Ｖ，１５３Ｇ 第２の電源供給用バンプ電極 １５７ 信号用バンプ電極 １６０，２６０ バンプ電極 １６１ 第１境界線 １６１ｐ ＰＷＢ側仮想第１境界線 １６２ 第１のバンプ電極群 １６３ 第２境界線 １６３ｐ ＰＷＢ側仮想第２境界線 １６４ 第２のバンプ電極群 １６５ 第３境界線 １６６ 第３のバンプ電極群 １６８ 第４のバンプ電極群 １７１ エッジ境界線 １７１ｐ ＰＷＢ側仮想エッジ境界線 ２５１Ｖ，２５１Ｇ 第１の電源供給用接続電極 ２５３Ｖ，２５３Ｇ 第２の電源供給用接続電極 ２５７，２５８ 信号用接続電極

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 所望の素子及び配線が形成され且つ外形
    形状が矩形又は正方形である半導体チップの表面に２次
    元的に配列された複数の外部接続用バンプ電極を有し、
    前記チップの互いに直交する２辺の方向をＸ方向及びＹ
    方向としたとき、前記バンプ電極は全て、前記Ｘ方向の
    格子間距離Ｓx1，前記Ｙ方向の格子間距離Ｓy1の格子で
    定まる格子点のいずれかに配置され、且つ前記バンプ電
    極が第１のバンプ電極群，この第１のバンプ電極群の外
    周部に配列された第２のバンプ電極群，及びこの第２の
    バンプ電極群の外周部に配列された第３のバンプ電極群
    を含み、前記第１のバンプ電極群及び前記第２のバンプ
    電極群は前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ
    方向には配列間隔距離Ｓy1で格子状に配列され、前記第
    ３のバンプ電極群は、前記チップの対角線及び前記Ｘ方
    向に平行な辺に囲まれる第１領域に配置された前記第３
    のバンプ電極群の前記Ｘ方向の配列間隔距離をＳx2、前
    記チップの対角線及び前記Ｙ方向に平行な辺に囲まれる
    第２領域に配置された前記第３のバンプ電極群のＹ方向
    の配列間隔距離をＳy2としたとき、Ｓx2＞Ｓx1且つＳy2
    ＞Ｓy1を満足する構成であることを特徴とする半導体装
    置。
  2. 【請求項２】 所望の素子及び配線が形成され且つ外形
    形状が矩形又は正方形である半導体チップの表面に第１
    のバンプ電極群，この第１のバンプ電極群の外周部に配
    列された第２のバンプ電極群，この第２のバンプ電極群
    の外周部に配列された第３のバンプ電極群，及びこの第
    ３のバンプ電極群の外周部に配列された第４のバンプ電
    極群を含む２次元的に配列された複数の外部接続用バン
    プ電極を有し、前記チップの互いに直交する２辺の方向
    をＸ方向及びＹ方向としたとき、前記第１のバンプ電極
    群及び前記第２のバンプ電極群は前記Ｘ方向には配列間
    隔距離Ｓx1で、又前記Ｙ方向には配列間隔距離Ｓy1で格
    子状に配列し、前記チップの対角線及び前記Ｘ方向に平
    行な辺に囲まれる第１領域に配置された前記第３のバン
    プ電極群の前記Ｘ方向の配列間隔距離をＳx2、前記チッ
    プの対角線及び前記Ｙ方向に平行な辺に囲まれる第２領
    域に配置された前記第３のバンプ電極群のＹ方向の配列
    間隔距離をＳy2としたとき、Ｓx2＞Ｓx1且つＳy2＞Ｓy1
    を満足し、前記第１領域に配置された前記第４のバンプ
    電極群は前記Ｘ方向に配列間隔距離Ｓx1で、又前記第２
    領域に配置された前記第４のバンプ電極群は前記Ｙ方向
    に配列間隔距離Ｓy1でいずれも単列で構成されているこ
    とを特徴とする半導体装置。
  3. 【請求項３】 所望の素子及び配線が形成され且つ外形
    形状が矩形又は正方形である半導体チップの表面にこの
    チップを動作させる第１の電源供給用バンプ電極のみを
    含む第１のバンプ電極群，この第１のバンプ電極群の外
    周部に配列された第２のバンプ電極群，及びこの第２の
    バンプ電極群の外周部に配列された第３のバンプ電極群
    を含む２次元的に配列された複数の外部接続用バンプ電
    極を有し、前記チップの互いに直交する２辺の方向をＸ
    方向及びＹ方向としたとき、前記第１のバンプ電極群及
    び前記第２のバンプ電極群は前記Ｘ方向には配列間隔距
    離Ｓx1で、又前記Ｙ方向には配列間隔距離Ｓy1で格子状
    に配列し、前記チップの対角線及び前記Ｘ方向に平行な
    辺に囲まれる第１領域に配置された前記第３のバンプ電
    極群の前記Ｘ方向の配列間隔距離をＳx2、前記チップの
    対角線及び前記Ｙ方向に平行な辺に囲まれる第２領域に
    配置された前記第３のバンプ電極群のＹ方向の配列間隔
    距離をＳy2としたとき、Ｓx2＞Ｓx1且つＳy2＞Ｓy1を満
    足する構成であることを特徴とする半導体装置。
  4. 【請求項４】 前記第１のバンプ電極群は、前記チップ
    を動作させる第１の電源供給用バンプ電極のみを含む請
    求項１又２に記載の半導体装置。
  5. 【請求項５】 前記第１領域に配置された前記第３のバ
    ンプ電極群は前記Ｙ方向に配列間隔距離Ｓy1で格子状に
    配列し、前記第２領域に配置された前記第３のバンプ電
    極群は前記Ｘ方向に配列間隔距離Ｓx1で格子状に配列し
    た請求項２又は３に記載の半導体装置。
  6. 【請求項６】 前記第１領域に配置された前記第３のバ
    ンプ電極群は前記Ｘ方向には配列間隔距離Ｓx2で、又前
    記Ｙ方向には配列間隔距離Ｓy1で千鳥状に配列し、前記
    第２領域に配置された前記第３のバンプ電極群は前記Ｘ
    方向には配列間隔距離Ｓx1で、又前記Ｙ方向には配列間
    隔距離Ｓy2で千鳥状に配列した請求項２又は３に記載の
    半導体装置。
  7. 【請求項７】 前記チップに信号を入／出力する信号用
    バンプ電極は、全て前記第２のバンプ電極群又は前記第
    ３のバンプ電極群のいずれかに含まれる請求項１乃至６
    いずれか１項に記載の半導体装置。
  8. 【請求項８】 前記第４のバンプ電極群は、全て前記チ
    ップの入／出力バッファ回路部を動作させる第２の電源
    供給用バンプ電極である請求項３記載の半導体装置。
  9. 【請求項９】 前記第３のバンプ電極群の最内周列一列
    が、全て前記チップの入／出力バッファ回路部を動作さ
    せる第２の電源供給用バンプ電極である請求項１又は３
    に記載の半導体装置。
  10. 【請求項１０】 前記第３のバンプ電極群の最外周列二
    列が、全て前記チップの入／出力バッファ回路部を動作
    させる第２の電源供給用バンプ電極である請求項１又は
    ３に記載の半導体装置。
  11. 【請求項１１】 半導体チップを搭載し且つ外形形状が
    矩形又は正方形であるパッケージの一主面に２次元的に
    配列された複数の外部接続端子を有し、前記一主面の互
    いに直交する２辺の方向をＸ方向及びＹ方向としたと
    き、前記外部接続端子は全て、前記Ｘ方向の格子間距離
    Ｓx1，前記Ｙ方向の格子間距離Ｓy1の格子で定まる格子
    点のいずれかに配置し、且つ前記外部接続端子が第１の
    外部接続端子群，この第１の外部接続端子群の外周部に
    配列された第２の外部接続端子群，及びこの第２の外部
    接続端子群の外周部に配列された第３の外部接続端子群
    を含み、前記第１の外部接続端子群及び前記第２の外部
    接続端子群は前記Ｘ方向には配列間隔距離Ｓx1で、又前
    記Ｙ方向には配列間隔距離Ｓy1で格子状に配列し、前記
    第３の外部接続端子群は、前記一主面の対角線及び前記
    Ｘ方向に平行な辺に囲まれる第１領域に配置された前記
    第３の外部接続端子群の前記Ｘ方向の配列間隔距離をＳ
    x2、前記一主面の対角線及び前記Ｙ方向に平行な辺に囲
    まれる第２領域に配置された前記第３の外部接続端子群
    のＹ方向の配列間隔距離をＳy2としたとき、Ｓx2＞Ｓx1
    且つＳy2＞Ｓy1を満足する構成であることを特徴とする
    半導体装置。
  12. 【請求項１２】 前記第１の外部接続端子群は、前記チ
    ップを動作させる電源供給用外部接続端子群のみを含む
    請求項１１記載の半導体装置。
  13. 【請求項１３】 半導体チップを搭載し且つ外形形状が
    矩形又は正方形であるパッケージの一主面に前記チップ
    を動作させる第１の電源供給用外部接続端子のみを含む
    第１の外部接続端子群，この第１の外部接続端子群の外
    周部に配列された第２の外部接続端子群，及びこの第２
    の外部接続端子群の外周部に配列された第３の外部接続
    端子群を含むいずれもバンプ形状の外部接続用の端子群
    を有し、この外部接続用の端子群が形成された前記一主
    面の互いに直交する２辺の方向をＸ方向及びＹ方向とし
    たとき、前記第１の外部接続端子群及び前記第２の外部
    接続端子群は前記Ｘ方向には配列間隔距離Ｓx1で、又前
    記Ｙ方向には配列間隔距離Ｓy1で格子状に配列し、前記
    一主面の対角線及び前記Ｘ方向に平行な辺に囲まれる第
    １領域に配置された前記第３の外部接続端子群の前記Ｘ
    方向の配列間隔距離をＳx2、前記外部端子形成面の対角
    線及び前記Ｙ方向に平行な辺に囲まれる第２領域に配置
    された前記第３の外部接続端子群のＹ方向の配列間隔距
    離をＳy2としたとき、Ｓx2＞Ｓx1且つＳy2＞Ｓy1を満足
    する構成であることを特徴とする半導体装置。
  14. 【請求項１４】 前記第１領域に配置された前記第３の
    外部接続端子群は前記Ｘ方向には配列間隔距離Ｓx2で、
    又前記Ｙ方向には配列間隔距離Ｓy1で格子状に配列し、
    前記第２領域に配置された前記第３の外部接続端子群は
    前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ方向には
    配列間隔距離Ｓy2で格子状に配列した請求項１３記載の
    半導体装置。
  15. 【請求項１５】 前記第１領域に配置された前記第３の
    外部接続端子群は前記Ｘ方向には配列間隔距離Ｓx2で、
    又前記Ｙ方向には配列間隔距離Ｓy1で千鳥状に配列し、
    前記第２領域に配置された前記第２の外部接続端子群は
    前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ方向には
    配列間隔距離Ｓy2で千鳥状に配列した請求項１３記載の
    半導体装置。
  16. 【請求項１６】 前記チップに信号を入／出力する信号
    用外部接続端子群は、全て前記第２の外部接続端子群又
    は前記第３の外部接続端子群のいずれかに含まれる請求
    項１１乃至１５いずれか１項に記載の半導体装置。
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