JP2000100986A - 実装用半導体部品、実装構造及び実装方法 - Google Patents
実装用半導体部品、実装構造及び実装方法Info
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Abstract
配線基板との接続強度を高め、端子間を通す配線ピッチ
と幅にも十分な余裕を与えた、実装用半導体部品、実装
構造及び実装方法を提供する。 【解決手段】 エリア端子7が基体6の外周側に配列さ
れたエリア端子7aとその内側に配列されたエリア端子
7b又は7cとからなり、前記外周側のエリア端子7a
が、前記内側のエリア端子7b又は7cよりも大きなピ
ッチ及び/又は径で配列されている、実装用半導体部
品。半導体部品上のエリア端子11と同様の配列法で、
配列した配線基板12のランド端子13と、半導体部品
のエリア端子11とを、導電性接着剤14を介して接続
した実装構造及びこの工程からなる実装方法。
Description
実装構造及び実装方法に関する。
話、さらにノートPCの例に代表される携帯用電子機器
においては、小型化、薄型化、軽量化に対する要求が強
く、そこに使われる半導体部品の表面実装密度をいかに
向上させるかが、重要な研究開発上の一つのポイントに
なっている。
(QFP等)実装に代わるより小型のCSP(Chip
Scale Package)の開発が進められてお
り、一部では既に実用化されている。
(Fine Pitch BGA)の名前から分かるよ
うに、BGA(Ball Grid Array)の小
型化を追求した結果とも考えられており、その接続端子
(以下、エリア端子と言う)の配列は0.8mmピッチ
が一般的である(BGAのそれは1.27mmであ
る。)。
化に伴ってエリア端子の配設数はますます増加する傾向
にあり、小型と言えどもCSPのサイズも大きくなって
いる。
した高密度の実装を考えた場合、エリア端子の配列をよ
り一層微細(ファイン)にピッチ化することが必要であ
る。
に伴う半導体アッセンブリー技術と実装技術に関するロ
ードマップの一例であるが、半導体LSIの微細化と高
集積度化、システム化に伴ってエリア端子のピン数の増
加が顕著となり、これを受けてCSPやBGAの端子配
列ピッチも、ますます微細化していく様子を示してい
る。
説明すると、図5はCSPのエリア端子1、2の配列を
示すもので、(A)は0.8mmピッチの配列、(B)
は0.5mmピッチの配列を示している(但し、20は
LSI(大規模集積回路)チップ、21はボンディング
ワイヤ、22はモールド樹脂、23は接着剤である)。
ケージサイズは小さくなっているものの、(B)のよう
に0.5mmピッチの端子配列となると、エリア端子2
の径は極めて小さくなることが分かる。
電話やハンディデジタルビデオカメラに搭載された各種
CSPの、エリア端子のピン数とパッケージサイズを相
関させたグラフであるが、多ピン化の傾向によってパッ
ケージサイズも大きくなること、また0.5mmピッチ
の微細化がパッケージサイズの縮小、すなわち高密度実
装に不可欠であること、が明らかである。
うにエリア端子の配列ピッチを微細化すると、当然のこ
とながらその端子径も小さくする必要があり、CPSを
配線基板に実装(接続)しても、実装後において熱スト
レス等に基づく接続強度の低下をもたらす恐れが大き
い。
8mmピッチで配列した例(A)と、0.5mmピッチ
で配列した例(B)とを再配置配線3、3aも併せて示
すものであるが、これに明らかな如く、最外周側のエリ
ア端子1a、1a間にはより内側のエリア端子に向かっ
て多くの配線が通されている。
端子の径を0.4mmとしたとき、各配線のL/S(ラ
イン&スペース)は61.5μm(配線ピッチは123
μm)となるのに対し、0.5mmピッチのエリア端子
の配列となると、その径は0.25mmとより小さくな
り、その端子間に通す配線もL/Sで23μm(配線ピ
ッチは46μm)と、より微細な配線が必要となること
が分かる。
なったり、端子間隔が微細になると、それに対応して配
線基板の側も微細加工が必要になり、たとえば図8に示
すようにランド端子4に通じる配線5を多層化した、ビ
ルドアップ多層配線基板の採用を余儀なくされる。
で、その目的とするところは、最近のトレンドである、
高密度実装、多ピン化を考慮に入れながら、配線基板と
の接続強度が大きく、端子間を通す配線ピッチと幅にも
十分な余裕を与えた、実装用半導体部品、実装構造及び
実装方法を提供することにある。
品は、基体上にエリア端子を有する実装用半導体部品に
おいて、エリア端子が、前記基体の外周側に配列された
それとその内側に配列されたそれとからなり、前記外周
側のエリア端子が、前記内側のそれよりも大きなピッチ
及び/又は径で配列されている、ことを特徴とする。
子を有する実装用半導体部品と、基板上のランド端子が
該基板の外周側に配列されたそれとその内側に配列され
たそれとからなり、前記外周側のランド端子が、前記内
側のそれよりも大きなピッチ及び/又は径で配列されて
いる配線基板とが、導電性接着材料を介して、前記エリ
ア端子と前記ランド端子との間で接続されている、こと
を特徴とする。
を構成する前記実装用半導体部品と前記配線基板とを接
続する際、導電性接着材料を介して、前記エリア端子と
前記ランド端子との間で接続することを、特徴とする。
基体の外周側に配列されたそれとその内側に配列された
それとからなり、前記外周側のエリア端子が、前記内側
のそれよりも大きなピッチ及び/又は径で配列されてい
る半導体部品において、前記エリア端子がフリップチッ
プ用バンプ配列されていてもよい。
ーボーザ基板に設けられていてもよいし、BGA(Ba
ll Grid Array)又はLGA(Land
Grid Array)のインターポーザ基板に設けら
れていてもよいし、MCM(Multi Chip M
odule)用のサブ基板に設けられていてもよい。
リア端子が、最も熱ストレスを受ける基体の外周側に位
置するものほど大きな径を持ち、接続が安定かつ確実で
強い接続強度を有するので、実装後にかかる熱ストレス
にも十二分に耐えることができる。
ど微細なピッチ配列となるので、端子数も増加させるこ
とができ、最近および将来の多ピン化傾向に適応するこ
とができる。
どその配列ピッチが大きいことは、その端子間を通って
内側端子へ向かう配線も余裕をもって行なえることを意
味し、実装の容易性と配線基板のコスト低減に答えるこ
とができるし、又前記配線に幅広の配線を適用すること
によって、配線抵抗損失の低減による高速・高周波対応
の実装を達成することができる。
施例に基づいて説明する。ただし、本発明はそれに限定
されない。
の外周に一番近いところに大径のエリア端子7aを0.
8mmピッチで1列に、その内側に中径のエリア端子7
bを0.65mmピッチで1列に、さらにその内側に小
径のエリア端子7cを0.5mmピッチで2列に配列し
た状態(図中、20はLSI(大規模集積回路)チッ
プ、21はボンディングワイヤ、22はモールド樹脂、
23は接着剤である。)を示す。この状態では全エリア
端子7のピン数は136ピンとなる。それに対し従来の
ように全て同径のエリア端子を0.8mmピッチで配列
したのでは、全エリア端子のピン数は96ピンにすぎな
い。
Pのインターポーザ基板8に対し、一番外周に近いとこ
ろに中径のエリア端子9aを0.8mmピッチで2列
に、その内側に小径のエリア端子9bを0.5mmピッ
チで3列、配列した状態(但し、24はバンプ、25は
接着剤である。)を示す。この場合、当然ではあるが中
径のエリア端子9aと小径のエリア端子9bを、0.8
mmピッチと0.65mmピッチ、あるいは0.65m
mピッチと0.5mmピッチ、の組み合わせで配列する
こともできる。
したCSPを、配線基板に実装する工程を示す(A)。
インターポーザ基板10上のエリア端子11は、配線基
板12のランド端子13に導電性接着材料、たとえばソ
ルダークリーム14を介して接続される。(B)は実装
後の状態である。
ーポーザ基板と同様の端子配列をとっており、そのラン
ド端子は外周に近いほど、径とピッチが大きく、内側ほ
どそれらが小さくなるように配列されている。接続に用
いる導電性接着材料は半田が好ましい。その利点として
は、溶融半田によるセルフアライメント(自己整合)効
果が挙げられ、とくに外周に一番近いエリア端子と配線
基板のランド端子との接続には、このセルフアライメン
トが、信頼性の高い接続強度を得るのに大いに寄与す
る。
Aのインターポーザ基板に適用することができる。この
場合は、エリア端子のピン数はさらに多数となることが
多く、一般には1.27mmピッチの配列が採用され、
最外周側を1.27ピッチ、その内側を1.0〜0.8
mmピッチと、内側のエリア端子の配列をより微細化す
ることにより、最近および将来の多ピン化の傾向に答え
ることができる。
用サブ基板のエリア端子の配列にも適用でき、同様の効
果を奏することが可能である。また、前記実施例ではエ
リア端子のピッチと径の両者を外周側程大きくなるよう
に特定しているが、本発明では外周側程ピッチ及び径の
いづれか一つを大きくなるように特定してもよい。
基板における配線状況を示すもので、本発明で規定する
端子配列を採ることにより、配線負担が軽減することを
示している。たとえば、内側のランド端子15b又は1
5c(又はエリア端子)の配列が0.5mmピッチの微
細なものであっても、配線16のピッチは、最外周側の
ランド端子15a(又はエリア端子)で決定されてお
り、配線基板及び半導体部品の配線の負担が著しく低減
できるばかりか、より幅広の配線を採用することによっ
て、配線での抵抗損失をも低減することができ、高速・
高周波に対応した実装を実現できる。
半導体部品および実装構造では、最も熱ストレスを受け
る最外周側に近いエリア端子ほど径が大であり、実装
後、熱ストレスに十分耐える強い接続強度を発揮するこ
とができる。
細なピッチで配列されているので、端子数も増加させる
ことができ、最近および将来の多ピン化の傾向に答えら
れる。
ッチが大であることは、そこの端子間に通す内側端子へ
の配線にも余裕が生じて有利であり、実装の容易性と配
線基板の配線負担の低減化、つまりは配線コストの低減
を達成でき、さらに幅広の配線を採用すれば、配線での
抵抗損失を低減でき、高速・高周波に対応した実装を実
現することが可能である。
子の配列状況を示す一部断面側面図(A)および底面図
(B)である。
型)において、エリア端子の配列状況を示す側面図
(A)および平面図である。
図で、(A)は実装前、(B)は実装後である。
ンド端子)の配列状況を示す模式図である。
を示す側面図(A)および平面図(B)である。
ッジサイズとの関係を示すグラフである。
す模式図である。
模式図(A)および断面図(B)である。
ア端子、3…配線、4、13…ランド端子、5a…下層
配線、5b…上層配線、7a、9a…最外周側エリア端
子、6、8、10…インターポーザ基板、7b、9b…
その内側のエリア端子、7c…さらにその内側のエリア
端子、12…配線基板、14…ソルダークリーム、15
a…最外周側ランド端子、15b…その内側のランド端
子、15c…さらにその内側のランド端子、16…配線
Claims (21)
- 【請求項1】 基体上にエリア端子を有する実装用半導
体部品において、エリア端子が、前記基体の外周側に配
列されたエリア端子とその内側に配列されたエリア端子
とからなり、前記外周側のエリア端子が、前記内側のエ
リア端子よりも大きなピッチで配列されている、実装用
半導体部品。 - 【請求項2】 前記エリア端子がフリップチップ用バン
プ配列されている、請求項1に記載の実装用半導体部
品。 - 【請求項3】 前記エリア端子がCSP(チップサイズ
パッケージ)用のインターポーザ基板に配列されてい
る、請求項1に記載の実装用半導体部品。 - 【請求項4】 前記エリア端子がBGA(Ball G
rid Array)又はLGA(Land Grid
Array)のインターポーザ基板に配列されてい
る、請求項1に記載の実装用半導体部品。 - 【請求項5】 前記エリア端子がMCM(Multi
Chip Module)用のサブ基板に配列されてい
る、請求項1に記載の実装用半導体部品。 - 【請求項6】 基体上のエリア端子が、前記基体の外周
側に配列されたエリア端子とその内側に配列されたエリ
ア端子とからなり、前記外周側のエリア端子が、前記内
側のエリア端子よりも大きなピッチで配列されている半
導体部品と、基板上のランド端子が該基板の外周側に配
列されたランド端子とその内側に配列されたランド端子
とからなり、前記外周側のランド端子が、前記内側のラ
ンド端子よりも大きなピッチで配列されている配線基板
とが、 導電性接着材料を介して、前記エリア端子と前記ランド
端子との間で接続されている、実装構造。 - 【請求項7】 基体上のエリア端子が、前記基体の外周
側に配列されたエリア端子とその内側に配列されたエリ
ア端子とからなり、前記外周側のエリア端子が、前記内
側のエリア端子よりも大きなピッチで配列されている半
導体部品と、 基板上のランド端子が該基板の外側に配列されたランド
端子とその内側に配列されたランド端子とからなり、前
記外周側のランド端子が、前記内側のランド端子よりも
大きなピッチで配列されている配線基板とを、 導電性接着材料を介して、前記エリア端子と前記ランド
端子との間で接続する、実装方法。 - 【請求項8】 基体上にエリア端子を有する実装用半導
体部品において、エリア端子が、前記基体の外周側に配
列されたエリア端子とその内側に配列されたエリア端子
とからなり、前記外周側のエリア端子が、前記内側のエ
リア端子よりも大きな径で配列されている、実装用半導
体部品。 - 【請求項9】 前記エリア端子がフリップチップ用バン
プ配列されている、請求項8に記載の実装用半導体部
品。 - 【請求項10】 前記エリア端子がCSP(チップサイ
ズパッケージ)用のインターポーザ基板に配列されてい
る、請求項8に記載の実装用半導体部品。 - 【請求項11】 前記エリア端子がBGA(Ball
Grid Array)又はLGA(Land Gri
d Array)のインターポーザ基板に配列されてい
る、請求項8に記載の実装用半導体部品。 - 【請求項12】 前記エリア端子がMCM(Multi
Chip Module)用のサブ基板に配列されて
いる、請求項8に記載の実装用半導体部品。 - 【請求項13】 基体上のエリア端子が、前記基体の外
周側に配列されたエリア端子とその内側に配列されたエ
リア端子とからなり、前記外周側のエリア端子が、前記
内側のエリア端子よりも大きな径で配列されている半導
体部品と、基板上のランド端子が該基板の外周側に配列
されたランド端子とその内側に配列されたランド端子と
からなり、前記外周側のランド端子が、前記内側のラン
ド端子よりも大きな径で配列されている配線基板とが、 導電性接着材料を介して、前記エリア端子と前記ランド
端子との間で接続されている、実装構造。 - 【請求項14】 基体上のエリア端子が、前記基体の外
周側に配列されたエリア端子とその内側に配列されたエ
リア端子とからなり、前記外周側のエリア端子が、前記
内側のエリア端子よりも大きな径で配列されている半導
体部品と、 基板上のランド端子が該基板の外側に配列されたランド
端子とその内側に配列されたランド端子とからなり、前
記外周側のランド端子が、前記内側のランド端子よりも
大きな径で配列されている配線基板とを、 導電性接着材料を介して、前記エリア端子と前記ランド
端子との間で接続する、実装方法。 - 【請求項15】 基体上にエリア端子を有する実装用半
導体部品において、エリア端子が、前記基体の外周側に
配列されたエリア端子とその内側に配列されたエリア端
子とからなり、前記外周側のエリア端子が、前記内側の
エリア端子よりも大きなピッチと径で配列されている、
実装用半導体部品。 - 【請求項16】 前記エリア端子がフリップチップ用バ
ンプ配列されている、請求項15に記載の実装用半導体
部品。 - 【請求項17】 前記エリア端子がCSP(チップサイ
ズパッケージ)用のインターポーザ基板に配列されてい
る、請求項15に記載の実装用半導体部品。 - 【請求項18】 前記エリア端子がBGA(Ball
Grid Array)又はLGA(Land Gri
d Array)のインターポーザ基板に配列されてい
る、請求項15に記載の実装用半導体部品。 - 【請求項19】 前記エリア端子がMCM(Multi
Chip Module)用のサブ基板に配列されて
いる、請求項15に記載の実装用半導体部品。 - 【請求項20】 基体上のエリア端子が、前記基体の外
周側に配列されたエリア端子とその内側に配列されたエ
リア端子とからなり、前記外周側のエリア端子が、前記
内側のエリア端子よりも大きなピッチと径で配列されて
いる半導体部品と、基板上のランド端子が該基板の外周
側に配列されたランド端子とその内側に配列されたラン
ド端子とからなり、前記外周側のランド端子が、前記内
側のランド端子よりも大きなピッチと径で配列されてい
る配線基板とが、 導電性接着材料を介して、前記エリア端子と前記ランド
端子との間で接続されている、実装構造。 - 【請求項21】 基体上のエリア端子が、前記基体の外
周側に配列されたエリア端子とその内側に配列されたエ
リア端子とからなり、前記外周側のエリア端子が、前記
内側のエリア端子よりも大きなピッチと径で配列されて
いる半導体部品と、 基板上のランド端子が該基板の外側に配列されたランド
端子とその内側に配列されたランド端子とからなり、前
記外周側のランド端子が、前記内側のランド端子よりも
大きなピッチと径で配列されている配線基板とを、 導電性接着材料を介して、前記エリア端子と前記ランド
端子との間で接続する、実装方法。
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