JP2994326B2 - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に半導体装置を構成する半導体素子の特性評価を
行うための測定用素子及びその電気的な入出力を行うた
めの電極パッドからなる特性測定パターンの配置に関す
る。
し、特に半導体装置を構成する半導体素子の特性評価を
行うための測定用素子及びその電気的な入出力を行うた
めの電極パッドからなる特性測定パターンの配置に関す
る。
【０００２】
【従来の技術】半導体装置のレイアウト設計を行う場
合、半導体装置の本来の機能実現のための回路パターン
の他に、この半導体装置を構成する各種の半導体素子の
特性評価・確認を行うため、通常図１１に示す様な測定
パターン領域１１００の中に測定用素子（図示せず）及
びその電気的な入出力を行うための電極パッド１１０１
〜１１０３からなる特性測定パターンが同一チップ内に
複数個配置される。この特性測定パターンの通常の配置
方法としては、測定用素子に電気信号を入出力するため
の電極パッド１１０１〜１１０３と他の特性測定パター
ン或いは回路パターンとの間隔がｗ必要という基準に基
づき、図１２に示す様に各測定用素子毎に一定の間隔を
あけて配置されていた。しかし、この配置方法では、例
えば図１１のｐ＝４０μｍ，ｑ＝４０μｍ，ｒ＝５０μ
ｍ，ｓ＝４０μｍ，ｔ＝１５μｍ，ｗ＝２０μｍとした
とき、この測定用素子を４個配置した場合の特性測定パ
ターン領域１２００の面積が７８３００平方μｍとな
り、チップサイズを増大させていた。
合、半導体装置の本来の機能実現のための回路パターン
の他に、この半導体装置を構成する各種の半導体素子の
特性評価・確認を行うため、通常図１１に示す様な測定
パターン領域１１００の中に測定用素子（図示せず）及
びその電気的な入出力を行うための電極パッド１１０１
〜１１０３からなる特性測定パターンが同一チップ内に
複数個配置される。この特性測定パターンの通常の配置
方法としては、測定用素子に電気信号を入出力するため
の電極パッド１１０１〜１１０３と他の特性測定パター
ン或いは回路パターンとの間隔がｗ必要という基準に基
づき、図１２に示す様に各測定用素子毎に一定の間隔を
あけて配置されていた。しかし、この配置方法では、例
えば図１１のｐ＝４０μｍ，ｑ＝４０μｍ，ｒ＝５０μ
ｍ，ｓ＝４０μｍ，ｔ＝１５μｍ，ｗ＝２０μｍとした
とき、この測定用素子を４個配置した場合の特性測定パ
ターン領域１２００の面積が７８３００平方μｍとな
り、チップサイズを増大させていた。
【０００３】また、新しい素子開発時に多様な測定・評
価を行うため多数の評価用素子を搭載・配置する必要が
あるＴＥＧ（Test Element Group）の場合、チップ当た
りの搭載できる個数が限られていた。
価を行うため多数の評価用素子を搭載・配置する必要が
あるＴＥＧ（Test Element Group）の場合、チップ当た
りの搭載できる個数が限られていた。
【０００４】このような問題に対する対策の一つとし
て、特開平４−３６１５４６号公報（以下、公知例とい
う）に、隣接しているテストパターン（本発明の測定用
素子に相当）の電極パッドを共有させるという方法が開
示されている。
て、特開平４−３６１５４６号公報（以下、公知例とい
う）に、隣接しているテストパターン（本発明の測定用
素子に相当）の電極パッドを共有させるという方法が開
示されている。
【０００５】図１３は、この公知例に開示されている方
法を特性測定用素子がＭＯＳトランジスタの場合に応用
し、そのソース、ドレイン探針用電極パッドを共通化し
て４個の特性測定用ＭＯＳトランジスタを配置した場合
の模式的な平面図である。（ＭＯＳトランジスタ自体は
図示されていない。）
法を特性測定用素子がＭＯＳトランジスタの場合に応用
し、そのソース、ドレイン探針用電極パッドを共通化し
て４個の特性測定用ＭＯＳトランジスタを配置した場合
の模式的な平面図である。（ＭＯＳトランジスタ自体は
図示されていない。）
【０００６】
【発明が解決しようとする課題】この公知例に開示され
ている方法を応用した配置方法により、電気的な入出力
を行うための電極パッドが共通化されていない場合に比
べ、特性測定パターンのレイアウト面積をかなり削減す
ることができた。
ている方法を応用した配置方法により、電気的な入出力
を行うための電極パッドが共通化されていない場合に比
べ、特性測定パターンのレイアウト面積をかなり削減す
ることができた。
【０００７】しかし、最近の半導体装置の大規模化、高
密度化に伴ない、その構成素子がますます多様化してき
ているため、半導体装置と同一チップに搭載すべき特性
評価のための測定用素子の種類・数が増加し、特性測定
パターン特にその電極パッドが占める領域が大きく、チ
ップサイズに影響を及ぼしていた。
密度化に伴ない、その構成素子がますます多様化してき
ているため、半導体装置と同一チップに搭載すべき特性
評価のための測定用素子の種類・数が増加し、特性測定
パターン特にその電極パッドが占める領域が大きく、チ
ップサイズに影響を及ぼしていた。
【０００８】また、ＴＥＧ作製の場合も、１チップに搭
載したい測定用素子数が大幅に増大しており、やはりそ
の電極パッドが占める領域がまだ大きく、ＴＥＧのチッ
プサイズを大きくするか、搭載する測定用素子数を削減
しなければならないと云った問題が生じていた。
載したい測定用素子数が大幅に増大しており、やはりそ
の電極パッドが占める領域がまだ大きく、ＴＥＧのチッ
プサイズを大きくするか、搭載する測定用素子数を削減
しなければならないと云った問題が生じていた。
【０００９】この為、半導体素子の特性評価のための特
性測定パターン、特にその電極パッドが占める面積を効
率的に削減することが重要な課題となっていた。
性測定パターン、特にその電極パッドが占める面積を効
率的に削減することが重要な課題となっていた。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
半導体素子の特性評価を行うための測定用素子を複数具
備し、これらの測定用素子の電気的な入出力を行うため
の電極パッドが矩形の各頂点及び前記矩形の対角線の交
点に相当する位置に配置され、前記測定用素子は前記電
極パッドの間に配置され、且つ測定用素子を挟む各電極
パッドは当該測定用素子に接続されている。
半導体素子の特性評価を行うための測定用素子を複数具
備し、これらの測定用素子の電気的な入出力を行うため
の電極パッドが矩形の各頂点及び前記矩形の対角線の交
点に相当する位置に配置され、前記測定用素子は前記電
極パッドの間に配置され、且つ測定用素子を挟む各電極
パッドは当該測定用素子に接続されている。
【００１１】また、本発明の他の半導体装置は、半導体
素子の特性評価を行うための測定用素子を複数具備し、
これらの測定用素子の電気的な入出力を行うための電極
パッドを矩形の各頂点及び前記矩形の対角線の交点に相
当する位置に配置し前記測定用素子を前記電極パッドの
間に配置し且つ前記測定用素子を挟む各前記電極パッド
は当該前記測定用素子に接続した構成を基本単位とし、
前記矩形の１辺をＸ方向これと直角の方向をＹ方向とし
たとき、搭載する前記測定用素子の数に応じて前記基本
単位となる矩形がＸ方向乃至Ｙ方向に、隣接する矩形の
１辺が互いに共有されるように適宜配列されている。
素子の特性評価を行うための測定用素子を複数具備し、
これらの測定用素子の電気的な入出力を行うための電極
パッドを矩形の各頂点及び前記矩形の対角線の交点に相
当する位置に配置し前記測定用素子を前記電極パッドの
間に配置し且つ前記測定用素子を挟む各前記電極パッド
は当該前記測定用素子に接続した構成を基本単位とし、
前記矩形の１辺をＸ方向これと直角の方向をＹ方向とし
たとき、搭載する前記測定用素子の数に応じて前記基本
単位となる矩形がＸ方向乃至Ｙ方向に、隣接する矩形の
１辺が互いに共有されるように適宜配列されている。
【００１２】上述の測定用素子は、矩形の各頂点に相当
する位置に配置された電極パッドの間に配置されるのが
より好ましい。これにより、各頂点に配置された電極パ
ッドは、この頂点で交わる辺上の測定用素子の電極パッ
ドを兼ねることができる。
する位置に配置された電極パッドの間に配置されるのが
より好ましい。これにより、各頂点に配置された電極パ
ッドは、この頂点で交わる辺上の測定用素子の電極パッ
ドを兼ねることができる。
【００１３】また、電極パッドがその頂点に相当する位
置に配置される矩形は、正方形であることが、測定用素
子領域の所要面積の点から、より好ましい。
置に配置される矩形は、正方形であることが、測定用素
子領域の所要面積の点から、より好ましい。
【００１４】
【発明の実施の形態】次に、本発明の実施形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１５】図１は、本発明の第１の実施形態の半導体
装置おける測定用素子の電極パッド配置を模式的に示す
平面図である。尚、以下において、測定用素子としては
説明を簡単にするために、必要に応じて最も代表的なｎ
チャネルＭＯＳトランジスタ（以下、ＮＭＯＳと略す）
及び／又はｐチャネルＭＯＳトランジスタ（以下、ＰＭ
ＯＳと略す）を例として用いる。
装置おける測定用素子の電極パッド配置を模式的に示す
平面図である。尚、以下において、測定用素子としては
説明を簡単にするために、必要に応じて最も代表的なｎ
チャネルＭＯＳトランジスタ（以下、ＮＭＯＳと略す）
及び／又はｐチャネルＭＯＳトランジスタ（以下、ＰＭ
ＯＳと略す）を例として用いる。
【００１６】図１を参照すると、本実施形態の半導体装
置が具備する測定用素子の電極パッド１〜５は、それぞ
れ矩形１０１の各頂点（電極パッド１〜４）及びその対
角線の交点（電極パッド５）に相当する位置に配置され
ている。
置が具備する測定用素子の電極パッド１〜５は、それぞ
れ矩形１０１の各頂点（電極パッド１〜４）及びその対
角線の交点（電極パッド５）に相当する位置に配置され
ている。
【００１７】図２は、電極パッド３〜５に対して、それ
ぞれＭＯＳトランジスタのドレイン（以下、Ｄと略す）
（又はソース（以下、Ｓと略す））、Ｓ（又はＤ）、ゲ
ート（以下、Ｇと略す）を割り付け、電極パッド３と４
の間にこのＭＯＳトランジスタを配置した例を模式的に
示す平面図である。（図を分かり易くするため、ウェ
ル、コンタクト等の図示は、省略されている。） 測定用素子が、ＭＯＳトランジスタの場合、矩形１０１
の対角線の交点に相当する位置に配置された電極パッド
５と、矩形１０１の隣り合う２頂点に相当する位置に配
置された電極パッドを組み合わせ、図１の電極パッド配
置で４個のＭＯＳトランジスタの特性評価が可能とな
る。各電極パッドにＭＯＳトランジスタのＳ、Ｄ、Ｇ端
子を割り付けた例を図３〜図７に示す。
ぞれＭＯＳトランジスタのドレイン（以下、Ｄと略す）
（又はソース（以下、Ｓと略す））、Ｓ（又はＤ）、ゲ
ート（以下、Ｇと略す）を割り付け、電極パッド３と４
の間にこのＭＯＳトランジスタを配置した例を模式的に
示す平面図である。（図を分かり易くするため、ウェ
ル、コンタクト等の図示は、省略されている。） 測定用素子が、ＭＯＳトランジスタの場合、矩形１０１
の対角線の交点に相当する位置に配置された電極パッド
５と、矩形１０１の隣り合う２頂点に相当する位置に配
置された電極パッドを組み合わせ、図１の電極パッド配
置で４個のＭＯＳトランジスタの特性評価が可能とな
る。各電極パッドにＭＯＳトランジスタのＳ、Ｄ、Ｇ端
子を割り付けた例を図３〜図７に示す。
【００１８】図３，４はそれぞれＮＭＯＳ３０１〜３０
４、ＮＭＯＳ４０１〜４０４を割り付けた例、図５、図
６はそれぞれＰＭＯＳ５１１〜５１４、ＰＭＯＳ６１１
〜６１４を割り付けた例、図７はＮＭＯＳ７０１，７０
２とＰＭＯＳ７１１，７１２を組み合わせて割り付けた
例である。尚、これらは例を示したに過ぎず、各測定対
象素子の測定時に他の素子が影響を及ぼさないようにす
ることが考慮されていれば、他の配置も可能であること
は言うまでもない。
４、ＮＭＯＳ４０１〜４０４を割り付けた例、図５、図
６はそれぞれＰＭＯＳ５１１〜５１４、ＰＭＯＳ６１１
〜６１４を割り付けた例、図７はＮＭＯＳ７０１，７０
２とＰＭＯＳ７１１，７１２を組み合わせて割り付けた
例である。尚、これらは例を示したに過ぎず、各測定対
象素子の測定時に他の素子が影響を及ぼさないようにす
ることが考慮されていれば、他の配置も可能であること
は言うまでもない。
【００１９】次に、測定用素子が図３〜図７のように配
置された場合の測定方法を、ＭＯＳトランジスタのしき
い値電圧（以下、ＶＴＨと略す）を代表例として説明す
る。尚以下の説明において、各トランジスタの基板電位
（＝ウェル電位）は、図示されていないが、ｐウェルは
最低電位に、ｎウェルは最高電位に、それぞれ常に接続
されているものとする。
置された場合の測定方法を、ＭＯＳトランジスタのしき
い値電圧（以下、ＶＴＨと略す）を代表例として説明す
る。尚以下の説明において、各トランジスタの基板電位
（＝ウェル電位）は、図示されていないが、ｐウェルは
最低電位に、ｎウェルは最高電位に、それぞれ常に接続
されているものとする。
【００２０】まず、図３のＮＭＯＳ３０１のＶＴＨを測
定する場合について説明する。この場合は、電極パッド
３３（又は３４）を接地電位（ＧＮＤ＝最低電位に相
当）に、電極パッド３４（又は３３）を図示されていな
い電流計を介して電源電位（ＶＤＤ＝最高電位に相当）
にそれぞれ接続し、電極パッド３５の印加電圧を変化さ
せ、電極パッド３４に電流が流れ始めたときの電極パッ
ド３５の電圧値をＶｎとすれば、このＶｎがＮＭＯＳ３
０１のＶＴＨとなる。尚、この時、電極パッド３３，３
４の間には、ＮＭＯＳ３０２，３０３，３０４がこの３
個のトランジスタを直列接続した状態でＮＭＯＳ３０１
と並列に接続されておりかつこれらＮＭＯＳ３０２，３
０３，３０４のゲート電位もＮＭＯＳ３０１のゲート電
位と同様に変化しているが、前述の通りＮＭＯＳ３０２
〜３０４は直列接続されているため、ＮＭＯＳ３０３，
３０４のソース電位が上昇し、これらのトランジスタの
実効的なゲート〜ソース間電圧が低下し、さらに基板バ
イアス効果も加わるため、ＮＭＯＳ３０１が導通し始め
る程度の電圧では、少なくともＮＭＯＳ３０４（通常は
ＮＭＯＳ３０３も）は遮断状態であり、ＮＭＯＳ３０１
のＶＴＨ測定に影響を及ぼすことはない。また、ＮＭＯ
Ｓ３０２，３０３，３０４についても同様にして測定で
きることは、明らかであるので説明は省略する。
定する場合について説明する。この場合は、電極パッド
３３（又は３４）を接地電位（ＧＮＤ＝最低電位に相
当）に、電極パッド３４（又は３３）を図示されていな
い電流計を介して電源電位（ＶＤＤ＝最高電位に相当）
にそれぞれ接続し、電極パッド３５の印加電圧を変化さ
せ、電極パッド３４に電流が流れ始めたときの電極パッ
ド３５の電圧値をＶｎとすれば、このＶｎがＮＭＯＳ３
０１のＶＴＨとなる。尚、この時、電極パッド３３，３
４の間には、ＮＭＯＳ３０２，３０３，３０４がこの３
個のトランジスタを直列接続した状態でＮＭＯＳ３０１
と並列に接続されておりかつこれらＮＭＯＳ３０２，３
０３，３０４のゲート電位もＮＭＯＳ３０１のゲート電
位と同様に変化しているが、前述の通りＮＭＯＳ３０２
〜３０４は直列接続されているため、ＮＭＯＳ３０３，
３０４のソース電位が上昇し、これらのトランジスタの
実効的なゲート〜ソース間電圧が低下し、さらに基板バ
イアス効果も加わるため、ＮＭＯＳ３０１が導通し始め
る程度の電圧では、少なくともＮＭＯＳ３０４（通常は
ＮＭＯＳ３０３も）は遮断状態であり、ＮＭＯＳ３０１
のＶＴＨ測定に影響を及ぼすことはない。また、ＮＭＯ
Ｓ３０２，３０３，３０４についても同様にして測定で
きることは、明らかであるので説明は省略する。
【００２１】次に、図４のような端子割り付けの場合の
ＶＴＨ測定についてＮＭＯＳ４０１を例として説明す
る。
ＶＴＨ測定についてＮＭＯＳ４０１を例として説明す
る。
【００２２】この場合は、電極パッド４１，４２，４５
をＧＮＤに、電極パッド４３を図示されていない電流計
を介してＶＤＤにそれぞれ接続して、電極パッド４４の
電位を変化させ、電極パッド４４に電流が流れ始めると
きの電極パッド４４の電圧値を測定すれば、これがＮＭ
ＯＳ４０１のＶＴＨである。この時、ＮＭＯＳ４０３，
４０４は遮断状態であり、ＮＭＯＳ４０２は導通状態で
あるが電極パッド４２，４５はいずれもＧＮＤに接続さ
れているので電流が流れることはなく、ＮＭＯＳ４０１
のＶＴＨ測定に何ら影響を及ぼしていない。他のＮＭＯ
Ｓ４０２〜４０４についても、説明は省略するが同様に
して測定できることは、明らかである。
をＧＮＤに、電極パッド４３を図示されていない電流計
を介してＶＤＤにそれぞれ接続して、電極パッド４４の
電位を変化させ、電極パッド４４に電流が流れ始めると
きの電極パッド４４の電圧値を測定すれば、これがＮＭ
ＯＳ４０１のＶＴＨである。この時、ＮＭＯＳ４０３，
４０４は遮断状態であり、ＮＭＯＳ４０２は導通状態で
あるが電極パッド４２，４５はいずれもＧＮＤに接続さ
れているので電流が流れることはなく、ＮＭＯＳ４０１
のＶＴＨ測定に何ら影響を及ぼしていない。他のＮＭＯ
Ｓ４０２〜４０４についても、説明は省略するが同様に
して測定できることは、明らかである。
【００２３】図５のＰＭＯＳ５１１〜５１４、図６のＰ
ＭＯＳ６１１〜６１４についても、煩雑になるので詳細
な説明は省略するが、それぞれ図４、図５の場合と同様
にして、測定対象となっている素子に接続されている電
極パッド以外の電極パッドの電位を適切に設定すること
で、測定対象となっていない素子の影響を受けることな
くＶＴＨを測定できる。
ＭＯＳ６１１〜６１４についても、煩雑になるので詳細
な説明は省略するが、それぞれ図４、図５の場合と同様
にして、測定対象となっている素子に接続されている電
極パッド以外の電極パッドの電位を適切に設定すること
で、測定対象となっていない素子の影響を受けることな
くＶＴＨを測定できる。
【００２４】次に、図７の用にＮＭＯＳとＰＭＯＳが混
在している場合の測定方法について説明する。
在している場合の測定方法について説明する。
【００２５】まず、ＮＭＯＳ７０１のＶＴＨを測定する
場合について説明する。この場合は、電極パッド７３を
ＧＮＤに、電極パッド７５を図示されていない電流計を
介してＶＤＤにそれぞれ接続する。また、電極パッド７
２はＧＮＤに、電極パッド７１はＶＤＤにそれぞれ接続
する。この接続状態であれば、ＮＭＯＳ７０２，ＰＭＯ
Ｓ７１１，７１２はいずれも遮断されており、ＮＭＯＳ
７０１のＶＴＨ測定に何ら影響を及ぼしていない。この
状態で電極パッド７４の印加電圧を変化させ、電極パッ
ド７５に電流が流れ始めたときの電極パッド７４の電圧
値をＶｎとすれば、このＶｎがＮＭＯＳ７０１のＶＴＨ
となる。尚、ＶＤＤは当該測定用素子の測定条件によっ
て定められる値である。
場合について説明する。この場合は、電極パッド７３を
ＧＮＤに、電極パッド７５を図示されていない電流計を
介してＶＤＤにそれぞれ接続する。また、電極パッド７
２はＧＮＤに、電極パッド７１はＶＤＤにそれぞれ接続
する。この接続状態であれば、ＮＭＯＳ７０２，ＰＭＯ
Ｓ７１１，７１２はいずれも遮断されており、ＮＭＯＳ
７０１のＶＴＨ測定に何ら影響を及ぼしていない。この
状態で電極パッド７４の印加電圧を変化させ、電極パッ
ド７５に電流が流れ始めたときの電極パッド７４の電圧
値をＶｎとすれば、このＶｎがＮＭＯＳ７０１のＶＴＨ
となる。尚、ＶＤＤは当該測定用素子の測定条件によっ
て定められる値である。
【００２６】ＮＭＯＳ７０２のＶＴＨ測定の場合は、電
極パッド７２，７４をＧＮＤに、電極パッド７１をＶＤ
Ｄにそれぞれ接続し、電極パッド７５を図示されていな
い電流計を介してＶＤＤに接続し、電極パッド７３の印
加電圧を変化させて、電極パッド３５に電流が流れ始め
るときの電極パッド７３の電圧値を測定することで、Ｎ
ＭＯＳ７０１の場合と同様にして測定できる。
極パッド７２，７４をＧＮＤに、電極パッド７１をＶＤ
Ｄにそれぞれ接続し、電極パッド７５を図示されていな
い電流計を介してＶＤＤに接続し、電極パッド７３の印
加電圧を変化させて、電極パッド３５に電流が流れ始め
るときの電極パッド７３の電圧値を測定することで、Ｎ
ＭＯＳ７０１の場合と同様にして測定できる。
【００２７】ＰＭＯＳ７１１のＶＴＨ測定の場合は、電
極パッド７１をＶＤＤに接続し、電極パッド７２，７３
をＧＮＤに接続し、電極パッド７４を図示されていない
電流計を介してＧＮＤに接続し、電極パッド７５の印加
電圧を変化させて電極パッド７４に電流が流れ始める時
の電極パッド７５の電圧をＶｐとすると、（Ｖｐ−ＶＤ
Ｄ）がＰＭＯＳ７１１のＶＴＨである。この時ＮＭＯＳ
７０１，７０２及びＰＭＯＳ７１２は、いずれも遮断さ
れており、ＰＭＯＳ７１１のＶＴＨ測定に何ら影響を及
ぼしていない。
極パッド７１をＶＤＤに接続し、電極パッド７２，７３
をＧＮＤに接続し、電極パッド７４を図示されていない
電流計を介してＧＮＤに接続し、電極パッド７５の印加
電圧を変化させて電極パッド７４に電流が流れ始める時
の電極パッド７５の電圧をＶｐとすると、（Ｖｐ−ＶＤ
Ｄ）がＰＭＯＳ７１１のＶＴＨである。この時ＮＭＯＳ
７０１，７０２及びＰＭＯＳ７１２は、いずれも遮断さ
れており、ＰＭＯＳ７１１のＶＴＨ測定に何ら影響を及
ぼしていない。
【００２８】ＰＭＯＳ７１２のＶＴＨ測定の場合は、電
極パッド７５をＶＤＤに接続し、電極パッド７３，７４
をＧＮＤに接続し、電極パッド７２を図示されていない
電流計を介してＧＮＤに接続し、電極パッド７１の印加
電圧を変化させて電極パッド７２に電流が流れ始めると
きの電極パッド７１の電圧値を測定することによりＰＭ
ＯＳ７１１の場合と同様にＰＭＯＳ７１２のＶＴＨが測
定できる。
極パッド７５をＶＤＤに接続し、電極パッド７３，７４
をＧＮＤに接続し、電極パッド７２を図示されていない
電流計を介してＧＮＤに接続し、電極パッド７１の印加
電圧を変化させて電極パッド７２に電流が流れ始めると
きの電極パッド７１の電圧値を測定することによりＰＭ
ＯＳ７１１の場合と同様にＰＭＯＳ７１２のＶＴＨが測
定できる。
【００２９】次に、本発明の第２の実施形態について説
明する。
明する。
【００３０】図８，９は、本発明の第２の実施形態の模
式的な電極パッド配置の例を示す平面図である。
式的な電極パッド配置の例を示す平面図である。
【００３１】図８は、図１に示される電極パッド配置を
基本単位として、矩形８０１，８０２を隣接する頂点の
電極パッドが重なり合うように配置したものである。具
体的には、電極パッド８１，８２がこの重なりの部分で
ある。この例では、測定用素子が１測定用素子当たり３
個の電極パッドを必要とするＭＯＳトランジスタの場合
でも、測定用素子領域８５１〜８５７に７個の測定用素
子が配置できる。
基本単位として、矩形８０１，８０２を隣接する頂点の
電極パッドが重なり合うように配置したものである。具
体的には、電極パッド８１，８２がこの重なりの部分で
ある。この例では、測定用素子が１測定用素子当たり３
個の電極パッドを必要とするＭＯＳトランジスタの場合
でも、測定用素子領域８５１〜８５７に７個の測定用素
子が配置できる。
【００３２】図９は、図１に示される電極パッド配置を
基本単位として、矩形９０１〜９０４を２行・２列に隣
接する頂点の電極パッドが重なり合うように配置したも
のである。具体的には、電極パッド９１，９３が矩形９
０１と９０２の、電極パッド９２，９３が矩形９０１と
９０３の、電極パッド９３，９５が矩形９０３と９０４
の、電極パッド９３，９４が矩形９０２と９０４のそれ
ぞれ重なり部分である。この例では、測定用素子が１測
定用素子当たり３個の電極パッドを必要とするＭＯＳト
ランジスタの場合でも、測定用素子領域９５１〜９６２
に１２個の測定用素子が配置できる。
基本単位として、矩形９０１〜９０４を２行・２列に隣
接する頂点の電極パッドが重なり合うように配置したも
のである。具体的には、電極パッド９１，９３が矩形９
０１と９０２の、電極パッド９２，９３が矩形９０１と
９０３の、電極パッド９３，９５が矩形９０３と９０４
の、電極パッド９３，９４が矩形９０２と９０４のそれ
ぞれ重なり部分である。この例では、測定用素子が１測
定用素子当たり３個の電極パッドを必要とするＭＯＳト
ランジスタの場合でも、測定用素子領域９５１〜９６２
に１２個の測定用素子が配置できる。
【００３３】一般に、図１に示される電極パッド配置を
基本単位として、この基本単位をｍ行・ｎ列に、隣接す
る矩形の頂点に相当する位置の電極パッドが重なり合う
ように配置し、この矩形の頂点に相当する位置に配置さ
れた電極パッドの間に図８，９のように測定用素子領域
をそれぞれ１個づつ配置したとき、測定用素子が１測定
用素子当たり３個の電極パッドを必要とするＭＯＳトラ
ンジスタの場合でも、配置できる測定用素子の数Ｘは、
（１）式で表される。
基本単位として、この基本単位をｍ行・ｎ列に、隣接す
る矩形の頂点に相当する位置の電極パッドが重なり合う
ように配置し、この矩形の頂点に相当する位置に配置さ
れた電極パッドの間に図８，９のように測定用素子領域
をそれぞれ１個づつ配置したとき、測定用素子が１測定
用素子当たり３個の電極パッドを必要とするＭＯＳトラ
ンジスタの場合でも、配置できる測定用素子の数Ｘは、
（１）式で表される。
【００３４】 Ｘ＝２ｍｎ＋（ｍ＋ｎ） ・・・ （１） 但し、ｍ＝基本単位の行数、ｎ＝基本単位の列数 例えば、図８の場合はｍ＝１，ｎ＝２であり、Ｘ＝７と
なる。また、図９の場合は、ｍ＝２，ｎ＝２であり、Ｘ
＝１２となる。
なる。また、図９の場合は、ｍ＝２，ｎ＝２であり、Ｘ
＝１２となる。
【００３５】更に、この第２の実施形態の場合、基本単
位の境界部の測定用素子領域、例えば図８の測定用素子
領域８５４或いは図９の測定用素子領域９５４，９５
６，９５７，９５９への測定用素子の配置が、通常１個
のところを、図１０に端子割付の例を示すように、２個
配置することも可能である。すなわち、この場合の基本
単位の境界部の電極パッドＰ１０２，Ｐ１０３の間には
ＰＭＯＳ１０１２とＰＭＯＳ１０２４が配置されてい
る。この場合、基本単位をｍ行・ｎ列に隣接する頂点の
電極パッドが重なり合うように配置したとき、配置でき
る測定用素子の数Ｙは、（２）式のようになる。
位の境界部の測定用素子領域、例えば図８の測定用素子
領域８５４或いは図９の測定用素子領域９５４，９５
６，９５７，９５９への測定用素子の配置が、通常１個
のところを、図１０に端子割付の例を示すように、２個
配置することも可能である。すなわち、この場合の基本
単位の境界部の電極パッドＰ１０２，Ｐ１０３の間には
ＰＭＯＳ１０１２とＰＭＯＳ１０２４が配置されてい
る。この場合、基本単位をｍ行・ｎ列に隣接する頂点の
電極パッドが重なり合うように配置したとき、配置でき
る測定用素子の数Ｙは、（２）式のようになる。
【００３６】Ｙ＝４ｍｎ ・・・ （２） 尚、この第２の実施形態においても各測定用素子の特性
は、前述の図３〜７の例と同様にして測定可能であるの
で、説明は省略する。
は、前述の図３〜７の例と同様にして測定可能であるの
で、説明は省略する。
【００３７】また、上記実施形態の説明において、電極
パッドの形状は正方形の例が用いられているが、電極パ
ッドの形状はこれに限られるものでなく、長方形、台
形、６角形、円、或いはこれらの一部を欠いたものや逆
に凸型のパターンを付加したもの等必要に応じて任意の
形状を用いることができる。
パッドの形状は正方形の例が用いられているが、電極パ
ッドの形状はこれに限られるものでなく、長方形、台
形、６角形、円、或いはこれらの一部を欠いたものや逆
に凸型のパターンを付加したもの等必要に応じて任意の
形状を用いることができる。
【００３８】
【発明の効果】以上述べたとおり、本発明の半導体装置
が具備する半導体素子の特性評価を行うための測定用素
子は、その電気的な入出力を行うための電極パッドが、
矩形の各頂点及びこの矩形の対角線の交点に相当する位
置に配置され、測定用素子が電極パッドの間に配置され
た構成を基本単位として、搭載する測定用素子の数に応
じてこの基本単位が隣接する矩形の頂点が互いに共有さ
れるようにマトリックス状に適宜配列されている。これ
により、測定用素子及びその電気的な入出力を行うため
の電極パッドからなる特性測定パターンが占める測定パ
ターン領域の面積を、大幅に削減することができる、半
導体装置のチップ面積を削減することができる、或いは
所定の大きさのチップにより多くの測定用素子を搭載す
ることができるという効果を有する。
が具備する半導体素子の特性評価を行うための測定用素
子は、その電気的な入出力を行うための電極パッドが、
矩形の各頂点及びこの矩形の対角線の交点に相当する位
置に配置され、測定用素子が電極パッドの間に配置され
た構成を基本単位として、搭載する測定用素子の数に応
じてこの基本単位が隣接する矩形の頂点が互いに共有さ
れるようにマトリックス状に適宜配列されている。これ
により、測定用素子及びその電気的な入出力を行うため
の電極パッドからなる特性測定パターンが占める測定パ
ターン領域の面積を、大幅に削減することができる、半
導体装置のチップ面積を削減することができる、或いは
所定の大きさのチップにより多くの測定用素子を搭載す
ることができるという効果を有する。
【００３９】具体的には、例えば測定用素子の数が４
個、電極パッドのサイズが５０μｍ×５０μｍ、電極パ
ッド間の最小間隔が２０μｍ（具体的には、図１のａ＝
ｂ＝５０μｍ，ｃ＝ｄ＝１５μｍ，ｅ＝２０μｍに相
当）という基準でレイアウトした場合、本発明の半導体
装置の測定パターン領域１００（図１）が占める面積
は、４８４００平方μｍである。これに対し、図１２、
図１３に示される従来の半導体装置の測定パターン領域
が占める面積は、特性測定パターンの配置が１次元的な
配置であるので電極パッドのサイズを若干縮小して、従
来の基本単位である図１１においてｐ＝４０μｍ，ｑ＝
４０μｍ，ｒ＝５０μｍ，ｓ＝４０μｍ，ｔ＝１５μ
ｍ，ｗ＝２０μｍとしても、図１２の測定パターン領域
１２００の場合は７８３００平方μｍ、図１３の測定パ
ターン領域１３００の場合でも５２２００平方μｍ必要
となる。
個、電極パッドのサイズが５０μｍ×５０μｍ、電極パ
ッド間の最小間隔が２０μｍ（具体的には、図１のａ＝
ｂ＝５０μｍ，ｃ＝ｄ＝１５μｍ，ｅ＝２０μｍに相
当）という基準でレイアウトした場合、本発明の半導体
装置の測定パターン領域１００（図１）が占める面積
は、４８４００平方μｍである。これに対し、図１２、
図１３に示される従来の半導体装置の測定パターン領域
が占める面積は、特性測定パターンの配置が１次元的な
配置であるので電極パッドのサイズを若干縮小して、従
来の基本単位である図１１においてｐ＝４０μｍ，ｑ＝
４０μｍ，ｒ＝５０μｍ，ｓ＝４０μｍ，ｔ＝１５μ
ｍ，ｗ＝２０μｍとしても、図１２の測定パターン領域
１２００の場合は７８３００平方μｍ、図１３の測定パ
ターン領域１３００の場合でも５２２００平方μｍ必要
となる。
【００４０】すなわち、本発明の半導体装置の測定パタ
ーン領域１００は、従来の半導体装置の例である図１２
の測定パターン領域１２００と比べると、２９９００平
方μｍ（約３８．２％）もの面積が削減されたことにな
る。
ーン領域１００は、従来の半導体装置の例である図１２
の測定パターン領域１２００と比べると、２９９００平
方μｍ（約３８．２％）もの面積が削減されたことにな
る。
【００４１】また、従来の半導体装置で、特性測定パタ
ーン領域の縮小が考慮された例である図１３の測定パタ
ーン領域１３００と比較しても、３８００平方μｍ（約
７．３％）の面積削減となっており、その効果は大き
い。
ーン領域の縮小が考慮された例である図１３の測定パタ
ーン領域１３００と比較しても、３８００平方μｍ（約
７．３％）の面積削減となっており、その効果は大き
い。
【図１】本発明の第１の実施形態の半導体装置における
測定用素子の電極パッド配置を模式的に示す平面図であ
る。
測定用素子の電極パッド配置を模式的に示す平面図であ
る。
【図２】ＭＯＳトランジスタと、そのＳ，Ｄ，Ｇ各端子
をそれぞれ電極パッドに割り付けた例を、模式的に示す
平面図である。
をそれぞれ電極パッドに割り付けた例を、模式的に示す
平面図である。
【図３】各電極パッドにＮＭＯＳトランジスタのＳ，
Ｄ，Ｇ端子を割り付けた例を示す図である。
Ｄ，Ｇ端子を割り付けた例を示す図である。
【図４】各電極パッドにＮＭＯＳトランジスタのＳ，
Ｄ，Ｇ端子を割り付けた例を示す図である。
Ｄ，Ｇ端子を割り付けた例を示す図である。
【図５】各電極パッドにＰＭＯＳトランジスタのＳ，
Ｄ，Ｇ端子を割り付けた例を示す図である。
Ｄ，Ｇ端子を割り付けた例を示す図である。
【図６】各電極パッドにＰＭＯＳトランジスタのＳ，
Ｄ，Ｇ端子を割り付けた例を示す図である。
Ｄ，Ｇ端子を割り付けた例を示す図である。
【図７】各電極パッドにＭＯＳトランジスタのＳ，Ｄ，
Ｇ端子を割り付けた例を示す図である。
Ｇ端子を割り付けた例を示す図である。
【図８】本発明の第２の実施形態の半導体装置における
測定用素子の電極パッド配置の例を模式的に示す平面図
である。
測定用素子の電極パッド配置の例を模式的に示す平面図
である。
【図９】本発明の第２の実施形態の半導体装置における
測定用素子の電極パッド配置の他の例を模式的に示す平
面図である。
測定用素子の電極パッド配置の他の例を模式的に示す平
面図である。
【図１０】本発明の第２の実施形態の半導体装置におけ
る基本単位の境界部の測定用素子領域へ２個の測定用素
子を配置した場合の端子割付の例を示す図である。
る基本単位の境界部の測定用素子領域へ２個の測定用素
子を配置した場合の端子割付の例を示す図である。
【図１１】従来の特性測定パターンを模式的に示す平面
図である。
図である。
【図１２】従来の特性測定パターンを３個配置した例を
模式的に示す平面図である。
模式的に示す平面図である。
【図１３】従来の特性測定パターンのソース、ドレイン
探針用電極パッドを共通化して配置した例を示す模式的
な平面図である。
探針用電極パッドを共通化して配置した例を示す模式的
な平面図である。
１〜５，３１〜３５，４１〜４５，５１〜５５，６１〜
６５，７１〜７５，８１，８２，Ｐ１０１〜Ｐ１０８，
１１０１〜１１０３，Ｐ 電極パッド １００，１１００，１２００，１３００ 測定パター
ン領域 １０１，８０１，８０２，９０１，９０２，９０３，９
０４ 矩形 ３０１〜３０４，４０１〜４０４，７０１，７０２
ＮＭＯＳ ５１１〜５１４，６１１〜６１４，７１１，７１２，１
０１１〜１０１４，１０２１〜１０２４ ＰＭＯＳ ８５１〜８５７，９５１〜９６２ 測定用素子領域
６５，７１〜７５，８１，８２，Ｐ１０１〜Ｐ１０８，
１１０１〜１１０３，Ｐ 電極パッド １００，１１００，１２００，１３００ 測定パター
ン領域 １０１，８０１，８０２，９０１，９０２，９０３，９
０４ 矩形 ３０１〜３０４，４０１〜４０４，７０１，７０２
ＮＭＯＳ ５１１〜５１４，６１１〜６１４，７１１，７１２，１
０１１〜１０１４，１０２１〜１０２４ ＰＭＯＳ ８５１〜８５７，９５１〜９６２ 測定用素子領域
Claims (6)
- 【請求項１】 半導体素子の特性評価を行うための測定
用素子を複数具備する半導体装置において、前記測定用
素子の電気的な入出力を行うための電極パッドが矩形の
各頂点及び前記矩形の対角線の交点に相当する位置に配
置され、前記測定用素子は前記電極パッドの間に配置さ
れ、且つ前記測定用素子を挟む各前記電極パッドは当該
前記測定用素子に接続されていることを特徴とする半導
体装置。 - 【請求項２】 半導体素子の特性評価を行うための測定
用素子を複数具備する半導体装置において、前記測定用
素子の電気的な入出力を行うための電極パッドを矩形の
各頂点及び前記矩形の対角線の交点に配置し前記測定用
素子を前記電極パッドの間に配置し且つ前記測定用素子
を挟む各前記電極パッドは当該前記測定用素子に接続し
た構成を基本単位とし、前記矩形の１辺をＸ方向これと
直角の方向をＹ方向としたとき、搭載する前記測定用素
子の数に応じて前記基本単位となる矩形がＸ方向乃至Ｙ
方向に、隣接する矩形の１辺が互いに共有されるように
適宜配列されたことを特徴とする半導体装置。 - 【請求項３】 測定用素子が、矩形の各頂点に相当する
位置に配置された電極パッドの間に配置された請求項１
または２いずれかに記載の半導体装置。 - 【請求項４】 その頂点及び対角線の交点に相当する位
置に電極パッドが配置される矩形が正方形である請求項
１乃至３いずれか１項に記載の半導体装置。 - 【請求項５】 電極パッドの間に配置される測定用素子
がトランジスタである請求項１乃至４いずれか１項に記
載の半導体装置。 - 【請求項６】 電極パッドの間に配置される測定用素子
に、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳ
トランジスタとがそれぞれ少なくとも１個含まれる請求
項１乃至５いずれか１項に記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10116908A JP2994326B2 (ja) | 1998-04-27 | 1998-04-27 | 半導体装置 |
| US09/295,333 US6177733B1 (en) | 1998-04-27 | 1999-04-21 | Semiconductor device |
| KR1019990014823A KR100327634B1 (ko) | 1998-04-27 | 1999-04-26 | 반도체 장치 |
| KR1019990014861A KR19990083483A (ko) | 1998-04-27 | 1999-04-26 | 반도체장치 |
| TW088106801A TW460998B (en) | 1998-04-27 | 1999-04-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10116908A JP2994326B2 (ja) | 1998-04-27 | 1998-04-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11307602A JPH11307602A (ja) | 1999-11-05 |
| JP2994326B2 true JP2994326B2 (ja) | 1999-12-27 |
Family
ID=14698631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10116908A Expired - Fee Related JP2994326B2 (ja) | 1998-04-27 | 1998-04-27 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6177733B1 (ja) |
| JP (1) | JP2994326B2 (ja) |
| KR (2) | KR100327634B1 (ja) |
| TW (1) | TW460998B (ja) |
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|---|---|---|---|---|
| DE10010285A1 (de) * | 2000-02-25 | 2001-09-13 | Infineon Technologies Ag | Teststruktur bei integriertem Halbleiter |
| JP4746770B2 (ja) * | 2001-06-19 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100395880B1 (ko) | 2001-09-11 | 2003-08-25 | 삼성전자주식회사 | 테스트 소자 그룹 구조 |
| US6541873B1 (en) * | 2001-11-29 | 2003-04-01 | Sun Microsystems, Inc. | 90 degree bump placement layout for an integrated circuit power grid |
| KR100476900B1 (ko) * | 2002-05-22 | 2005-03-18 | 삼성전자주식회사 | 테스트 소자 그룹 회로를 포함하는 반도체 집적 회로 장치 |
| KR20050088186A (ko) * | 2002-12-20 | 2005-09-02 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 반도체 소자 생성 방법, 반도체 기판 및 반도체 장치 |
| US7095107B2 (en) * | 2004-12-07 | 2006-08-22 | Lsi Logic Corporation | Ball assignment schemes for integrated circuit packages |
| DE102004060369A1 (de) * | 2004-12-15 | 2006-06-29 | Infineon Technologies Ag | Halbleiterscheibe mit Teststruktur |
| JP5232460B2 (ja) * | 2007-12-12 | 2013-07-10 | 新光電気工業株式会社 | 半導体パッケージ |
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|---|---|---|---|---|
| JPH04361546A (ja) | 1991-06-10 | 1992-12-15 | Sumitomo Electric Ind Ltd | 半導体装置のプロセス評価方法 |
| DE19512799C2 (de) * | 1995-04-05 | 1998-11-12 | Siemens Ag | Durch Feldeffekt steuerbares Halbleiterbauelement |
| US5698903A (en) * | 1995-05-09 | 1997-12-16 | United Memories, Inc. | Bond pad option for integrated circuits |
| JPH09199555A (ja) | 1996-01-19 | 1997-07-31 | Fujitsu Ltd | 半導体装置及びその試験方法 |
| KR100210711B1 (ko) * | 1996-10-01 | 1999-07-15 | 윤종용 | 반도체 칩 구조 |
| CH691097A5 (fr) * | 1997-02-17 | 2001-04-12 | Em Microelectronic Marin Sa | Plaquette à gravure comprenant des circuits optoélectroniques et procédé de vérification de cette plaquette. |
| JP3880676B2 (ja) * | 1997-02-21 | 2007-02-14 | 株式会社ルネサステクノロジ | 集積回路装置 |
| US6064113A (en) * | 1998-01-13 | 2000-05-16 | Lsi Logic Corporation | Semiconductor device package including a substrate having bonding fingers within an electrically conductive ring surrounding a die area and a combined power and ground plane to stabilize signal path impedances |
-
1998
- 1998-04-27 JP JP10116908A patent/JP2994326B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-21 US US09/295,333 patent/US6177733B1/en not_active Expired - Lifetime
- 1999-04-26 KR KR1019990014823A patent/KR100327634B1/ko not_active IP Right Cessation
- 1999-04-26 KR KR1019990014861A patent/KR19990083483A/ko active Search and Examination
- 1999-04-27 TW TW088106801A patent/TW460998B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990083483A (ko) | 1999-11-25 |
| JPH11307602A (ja) | 1999-11-05 |
| KR19990083466A (ko) | 1999-11-25 |
| KR100327634B1 (ko) | 2002-03-08 |
| US6177733B1 (en) | 2001-01-23 |
| TW460998B (en) | 2001-10-21 |
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