KR100210711B1 - 반도체 칩 구조 - Google Patents

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Abstract

본 발명은 반도체 칩 구조에 관한 것으로, 본딩 패드들이 각 가장자리 부분에 형성된 반도체 칩 구조에 있어서, 반도체 칩의 중심 방향으로 본딩 패드의 길이가 증가되어 있으며, 그 인접된 본딩 패드 좌,우면의 상부 또는 하부가 각기 대칭적으로 돌출되어 있는 한편, 칩의 각 변 최외곽에 형성된 본딩 패드의 면적을 반도체 칩 구조의 설계 허용 범위 내에서 최대한, 예컨대 2∼3배 증가시킴으로써, 종래 반도체 칩 구조보다 와이어 본딩 공정에 있어서 생산성 및 품질이 보장됨은 물론, 본딩 와이어 장치가 상기 본딩 패드의 각기 대칭적으로 돌출되어 넓혀진 상부 면에 지그재그로 본딩되도록 세팅된 경우에는 동일한 본딩 패드간의 피치라도 볼 크기를 종래보다 크게 관리할 수 있어 전기적 고장 또는 볼 쉬어 그람 미달과 같은 불량이 발생될 확률이 종래의 반도체 칩 구조에 비하여 현저히 적은 특징이 있다.

Description

반도체 칩 구조 { A semicondutor chip }
본 발명은 반도체 칩 구조에 관한 것으로, 더욱 상세하게는 본딩 패드들이 각 가장자리 부분에 형성된 반도체 칩 구조에 있어서, 반도체 칩의 중심 방향으로 본딩 패드의 길이가 증가되어 있으며, 그 인접된 면의 상부 또는 하부가 각기 대칭적으로 돌출되어 있는 한편, 칩의 각 변 최외곽에 형성된 본딩 패드의 면적을 2∼3배 증가시킨 반도체 칩 구조에 관한 것이다.
최근 반도체 장치는 고기능화 및 소형화 추세에 부응하여 실장 방법의 고밀도화 및 반도체 칩의 대용량화·소형화가 진행되고 있다. 특히, 반도체 칩은 본딩 패드들의 수의 증가에 따라 전체 칩의 크기가 증가되기 때문에 반도체 제조 원가의 경쟁력이 저하되고 있다. 따라서, 반도체 칩은 초다핀 미세 피치(ultra fine pad pitch)에 대응되는 와이어 본딩 기술의 정밀성 및 스몰 볼(small ball) 제어의 한계에 기인된 인접(隣接) 본딩 패드간의 전기적 고장, 볼 쉬어 그람(ball shear gram) 미달 및 본딩 와이어간의 전기적 고장 등의 불량이 발생되기 때문에 본딩 패드간의 피치를 줄이는 데 있어서는 한계가 있다.
여기서, 스몰 볼이란, 본딩 패드 상부 면과 전기적 연결된 본딩 와이어의 볼을 의미한다. 그리고, 볼 쉬어 그람이란 본딩 패드의 상부 면과 전기적 연결된 스몰 볼을 전단(剪斷;shear)하여 측정한 중량이다.
본 명세서에 전반적으로 설명되는 반도체 칩은 다음 :
① 본딩 패드 형성 위치 : 칩의 가장자리 부분
② 본딩 패드 개수 : 208개, 각 한 변에 52개씩
③ 본딩 패드간 피치 : 70㎛
와 같은 구조이며, 도면상에 개략적으로 나타나 있다.
또한, 본 도면들 및 표에 전반적으로 표시된 치수의 단위는 『㎛』이며, 모두 생략되어 있다.
도 1은 종래 기술에 의한 반도체 칩을 나타내는 평면도이다.
도 2는 도 1의 『A』부분을 확대하여 나타내는 평면도이다.
도 3은 도 2의 3-3선을 따라 자른 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 칩(10)은 각 변의 가장자리 부분에 본딩 패드들(12;14)이 형성되어 있으며, 그 각 한 변의 모든 본딩 패드들(12;14)은 본딩 패드간의 간격이 6㎛씩 이격되어 있다.
상기 반도체 칩(10)은 실제 각 변의 길이가 64㎛인 본딩 패드(12;14)가 본딩 패드(12;14)의 상부 면에 중첩된 패시베이션 층(passivation layer;16)에 의해 각기 5㎛씩 매몰되어 있기 때문에 개방된 각 변의 길이는 54㎛이며, 상기 패시베이션 층(16)의 하부에는 산화막(SiO2;18)이 형성된 구조이다.
도 4는 도 1의 반도체 칩과 리드 프레임이 전기적 연결된 상태를 나타내는 사시도이다.
도 5는 도 4의 『B』부분을 확대하여 나타내는 평면도이다.
도 6은 본딩 패드 상에 전기적 연결되는 스몰 볼의 치수를 나타내는 평면도이다.
도 4 내지 도 6을 참조하면, 반도체 칩(10)은 반도체 칩(10)의 하부 면과 리드 프레임의 다이 패드(20) 상부 면이 접착되어 있으며, 반도체 칩(10)의 상부 면에 형성된 복수 개의 본딩 패드들(12;14)이 그 반도체 칩(10)의 각 가장자리로부터 각기 이격·형성된 복수 개의 리드들(30)과 각기 대응되어 본딩 와이어(40)와 같은 수단에 의하여 전기적 연결되어 있다.
도 4에서 나타내고 있는 바와 같이, 각기 인접된 본딩 패드(12;14)간의 전기적 고장의 원인은 도 5에서 확인된다. 전술된 패시베이션 층(도 3;16)으로부터 개방된 본딩 패드(12;14)의 실제 크기는 54㎛×54㎛이며, 도 6의 본딩 패드(12;14)의 상부 면에 전기적 연결되는 스몰 볼의 크기는 내측에 점선으로 나타나 있는 것으로 최소 크기 44㎛이며, 외측에 실선으로 나타나 있는 것이 최대 크기 54㎛이다. 즉, 스몰 볼의 공차(tolerance)는 49±5㎛이다.
따라서, 이와 같은 반도체 칩(10)은 각기 좌우 인접된 2개의 본딩 패드들(12;14)의 상부 면에 전기적 연결된 스몰 볼간이 인접된 본딩 패드간 최소한 6㎛ 정도 이격되어야 전기적 고장(ball short)이 발생되지 않으며, 반도체 칩(10)의 중앙으로 스몰 볼이 이격되는 경우에 있어서, 스몰 볼 면적의 25％ 이상이 벗어나면, 볼 쉬어 그람 미달이 발생된다. 즉, 반도체 칩(10)은 스몰 볼이 각 본딩 패드(12;14)의 정 중앙 상부 면에 전기적 연결되지 않고, 상하, 좌우 방향에 대하여 각기 편심되는 경우에 있어서는 전기적 고장 또는 볼 쉬어 그람 미달이 발생될 수 있다. 이 경우, 스몰 볼이 본딩 패드(12;14)의 정 중심으로부터 상하로 편심되더라도 본딩 패드밖으로 돌출되지만 않는다면, 볼 쉬어 그람 미달이 발생되지 않는다.
즉, 이와 같은 반도체 칩 구조는 본딩 와이어 장치의 정밀성 한계로 인하여 스몰 볼의 제어가 곤란함으로써, 불량 발생이 필연적이다.
따라서, 본 발명의 목적은 본딩 와이어 장치의 정밀성 한계로 인한 스몰 볼 제어의 곤란성을 반도체 칩의 본딩 패드의 구조를 변경함으로써 신뢰성이 보장된 반도체 장치를 제조할 수 있는 반도체 칩 구조를 제공하는데 있다.
도 1은 종래 기술에 의한 반도체 칩을 나타내는 평면도.
도 2는 도 1의 『A』부분을 확대하여 나타내는 평면도.
도 3은 도 2의 3-3선을 따라 자른 단면도.
도 4는 도 1의 반도체 칩과 리드 프레임이 전기적 연결된 상태를 나타내는 사시도.
도 5는 도 4의 『B』부분을 확대하여 나타내는 평면도.
도 6은 본딩 패드 상에 전기적 연결되는 스몰 볼의 예시 치수를 나타내는 평면도.
도 7은 본 발명의 제 1실시 예에 의한 반도체 칩을 나타내는 평면도.
도 8은 도 7의 『C』부분을 확대하여 나타내는 평면도.
도 9는 도 8의 9-9선을 따라 자른 단면도.
도 10은 도 8의 10-10선을 따라 자른 단면도.
도 11은 도 7의 반도체 칩과 리드 프레임이 전기적 연결된 상태를 나타내는 사시도.
도 12는 도 11의 『D』부분을 확대하여 나타내는 평면도.
도 13은 본 발명의 제 2실시 예에 의한 반도체 칩을 나타내는 평면도.
도 14는 도 13의 『E』부분의 전기적 연결된 상태를 확대하여 나타내는 평면도.
도 15는 본 발명의 제 3실시 예에 의한 반도체 칩을 나타내는 평면도.
도 16은 도 15의 『F』부분을 확대하여 나타내는 평면도.
도 17은 본 발명의 제 4실시 예에 의한 반도체 칩을 나타내는 평면도.
도 18은 도 17의 『G』부분을 확대하여 나타내는 평면도.
도 19 및 도 20은 본 발명의 또 다른 실시 예에 의한 반도체 칩의 본딩 패드 설계 치수를 설명하기 위한 범례를 나타내는 도면.
※도면의 주요 부분에 대한 설명※
110, 120, 130, 140 : 반도체 칩 112, 122, 132, 142 : 본딩 패드
114, 124, 134, 144 : 본딩 패드
위와 같은 목적은 달성하기 위하여, 본 발명은 각 변의 가장자리 부분에 이격되고, 각기 인접된 방향의 길이보다 그 인접된 방향에 대하여 직각인 방향의 길이가 더 길게 형성된 복수 개의 본딩 패드들; 및 각 본딩 패드들의 상부 면 일정 부분이 중첩된 패시베이션 층;을 포함하는 반도체 칩 구조에 있어서, 각 변의 최외곽에 형성된 본딩 패드들의 면적보다 더 넓으며, 그 넓어진 방향이 반도체 칩의 가장자리 말단 방향인 것을 특징으로 하는 반도체 칩 구조를 제공한다.
이하 참조 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
≪제 1실시 예≫
도 7은 본 발명의 제 1실시 예에 의한 반도체 칩을 나타내는 평면도이다.
도 8은 도 7의 『C』부분을 확대하여 나타내는 평면도이다.
도 9는 도 8의 9-9선을 따라 자른 단면도이다.
도 10은 도 8의 10-10선을 따라 자른 단면도이다.
도 7 내지 도 10을 참조하면, 본 발명에 의한 반도체 칩(110)은 도 10에서 나타나 있는 바와 같이 패시베이션 층(116)에 대하여 개방된 본딩 패드(114)의 한 변의 길이가 80㎛인 것 외에는 종래의 반도체 칩(도 1의 10)과 동일한 구조를 가지고 있기 때문에 상세한 설명은 생략하기로 한다.
도 11은 도 7의 반도체 칩과 리드 프레임이 전기적 연결된 상태를 나타내는 사시도이다.
도 12는 도 11의 『D』부분을 확대하여 나타내는 평면도이다.
도 11 및 도 12를 참조하면, 본 발명의 반도체 칩(110)은 인접된 각 본딩 패드들(112;114)의 상부 면에 본딩 와이어(140)에 의해 스몰 볼이 각기 지그재그 형식으로 전기적 연결된 것 외에는 종래의 도 4 및 도 5의 구조와 동일하기 때문에 상세한 설명은 생략하기로 한다.
본 실시 예에 있어서, 반도체 칩(110)은 본딩 와이어 장치(도시 안됨)가 상기 본딩 패드의 상부 면에 지그재그로 본딩되도록 세팅된 경우에는 전기적 고장 또는 볼 쉬어 그람 미달과 같은 불량이 발생될 확률이 종래의 반도체 칩(10) 구조에 비하여 현저히 적어진다. 즉, 반도체 칩(110)은 각기 인접된 본딩 패드들(112;114)의 각 상부 면에 존재하는 스몰 볼간의 이격된 거리가 더 넓어진다는 것을 의미하기 때문에 전술된 바와 같이 불량이 발생될 확률이 현저히 적다.
더욱이, 반도체 칩(110)은 상기 본딩 와이어 장치가 지그재그로 본딩되도록 세팅되어 있지 않고, 종래와 같은 방법으로 세팅이 되더라도, 전기적 고장 또는 볼 쉬어 그람 미달과 같은 불량에 있어서, 종래의 불량 발생 확률보다는 적다.
≪제 2실시 예≫
도 13은 본 발명의 제 2실시 예에 의한 반도체 칩을 나타내는 평면도이다.
도 14는 도 13의 『E』부분의 전기적 연결된 상태를 확대하여 나타내는 평면도이다.
도 13 및 도 14를 참조하면, 본 발명의 반도체 칩(120)은 각 변의 최외곽으로부터 각기 2개씩 한 쌍을 이루는 본딩 패드들(124;122)이 그들(124;122)의 인접된 한변의 상부 또는 하부가 각기 대칭적으로 돌출되어 있으며, 이는 도 1 내지 도 12까지 설명된 본딩 패드간(14;12)(114;112)의 간격 6㎛의 절반인 3㎛씩 돌출된 것이다. 여기서, 상기 인접된 본딩 패드들(114;112)의 돌출된 부분의 간격은 6㎛이다.
도 14는 본 발명의 제 1실시 예의 모든 장점을 그대로 갖는 한편, 본딩 와이어(150)의 스몰 볼들이 각기 돌출된 부분들 방향으로 더 인접되어 전기적 연결되더라도 볼 쉬어 그람 미달이 발생될 확률이 더욱 적은 장점을 갖는다.
≪제 3실시 예≫
도 15는 본 발명의 제 3실시 예에 의한 반도체 칩을 나타내는 평면도이다.
도 16은 도 15의 『F』부분을 확대하여 나타내는 평면도이다.
도 15 및 도 16을 참조하면, 본 발명의 반도체 칩(130)은 각 변의 최외곽 본딩 패드들(134)의 면적을 칩의 가장자리 말단 방향으로 2배 확대시킨 구조이며, 그 외의 구조는 본 발명의 제 1실시 예의 구조와 동일하기 때문에 상세한 설명은 생략하기로 한다. 여기서, 최외곽 본딩 패드(134)의 치수는 128㎛×80㎛이다.
도 16은 본 발명의 제 1실시 예의 모든 장점을 그대로 갖는 한편, 최외곽 본딩 패드의 면적을 증가시킴으로써, 본딩 와이어 장치의 공차가 누적되는 최외곽 본딩 패드의 본딩 신뢰성을 향상시킨 장점을 갖는다.
≪제 4실시 예≫
도 17은 본 발명의 제 4실시 예에 의한 반도체 칩을 나타내는 평면도이다.
도 18은 도 17의 『G』부분을 확대하여 나타내는 평면도이다.
도 17 및 도 18을 참조하면, 본 발명의 반도체 칩(140)은 그(140)의 각 변의 최외곽 본딩 패드들(144)의 면적을 칩(140)의 가장자리 말단 방향으로 2배 확대시킨 구조이며, 그 외의 구조는 본 발명의 제 2실시 예의 구조와 동일하기 때문에 상세한 설명은 생략하기로 한다. 여기서, 최외곽 본딩 패드의 치수는 125㎛×80㎛ 또는 131㎛×80㎛이다.
도 18은 본 발명의 제 2실시 예의 모든 장점을 그대로 갖는 한편, 최외곽 본딩 패드의 면적을 증가시킴으로써, 본딩 와이어 장치의 공차가 가장 많이 누적되는 최왹곽 본딩 패드의 본딩 신뢰성을 향상시킨 장점을 갖는다.
즉, 제 4실시 예는 본 발명의 최적 실시 예이다.
도 19 및 도 20은 본 발명의 또 다른 실시 예에 의한 반도체 칩의 본딩 패드 설계 치수를 설명하기 위한 범례를 나타내는 도면이다.
도 19 및 도 20은 하기(下記)되는 표 1을 설명하기 위한 도면이며, 표 1은 본딩 패드간의 피치가 70∼150㎛까지 다양한 경우의 본딩 패드의 설계 지침을 나타내고 있다. 여기서, A, B, C, E, F의 수치는 모두 최소값이고, D는 최대값이다.
범례 본딩 패드간의 피치
150 125 100 90 80 75 70
A 125 125 100 90 80 75 70
B 90 90 84 74 64 59 54
C 50 25 6 6 6 6 6
D 5 5 5 5 5 5 5
E 208 208 184 164 144 134 128
F 135 135 110 100 90 85 80
본 발명은 반도체 칩의 본딩 패드가 208개인 경우에 대하여 설명되었지만, 이에 한정되지 않고, 특히 본딩 패드가 더 증가되는 경우에 더욱 효과적이라는 것은 본 발명이 속하는 기술 분야의 통상적인 지식을 갖춘 자라면 이해할 수 있음은 물론, 용이하게 본 발명을 변형·실시될 수 있음도 자명하다.
본 발명에 의한 반도체 칩은 종래 반도체 칩 구조보다 와이어 본딩 공정에 있어서 신뢰성이 보장되며, 더욱이 본딩 와이어 장치가 상기 본딩 패드의 상부 면에 지그재그로 본딩되도록 세팅된 경우에는 전기적 고장 또는 볼 쉬어 그람 미달과 같은 불량이 발생될 확률이 종래의 반도체 칩 구조에 비하여 현저히 적은 효과가 있다. 또한, 제 4실시 예에 있어서는 본딩 와이어 장치의 공차를 고려하여 최외곽 본딩 패드의 면적을 증가시킴으로써, 비숙련공의 장치 운영에 있어서의 현저한 불량 감소 및 제조 원가 절감을 이룰 수 있는 효과가 있다.
결국, 본 발명은 최종 제품인 패키지 및 반도체 장치의 신뢰성을 향상시키는 효과가 있다.

Claims (6)

  1. 각 변의 가장자리 부분에 이격되고, 각기 인접된 방향의 길이보다 그 인접된 방향에 대하여 직각의 방향의 길이가 더 길게 형성된 복수 개의 본딩 패드들; 및
    상기 각 본딩 패드들의 상부 면 일정 부분이 중첩된 패시베이션 층;
    을 포함하는 반도체 칩 구조에 있어서,
    상기 각 변의 최외곽에 형성된 본딩 패드들의 면적이 상기 최외곽에 형성된 본딩 패드들 사이에 형성된 본딩 패드들의 면적보다 더 넓으며, 그 넓어진 방향이 상기 반도체 칩의 가장자리 말단 방향인 것을 특징으로 하는 반도체 칩 구조.
  2. 제 1항에 있어서, 상기 최외곽에 형성된 본딩 패드들의 면적이 상기 최외곽에 형성된 본딩 패드들의 사이에 형성된 본딩 패드들의 면적에 비하여 2∼3배 더 넓은 것을 특징으로 하는 반도체 칩 구조.
  3. 제 1항에 있어서, 상기 최외곽에 형성된 본딩 패드와 상기 최외곽에 형성된 본딩 패드로부터 인접된 본딩 패드가 각기 2개씩 한 쌍을 이루며, 그 한 쌍을 이루는 본딩 패드들의 인접된 부분의 상부 및 하부가 각기 대칭적으로 돌출된 것을 특징으로 하는 반도체 칩 구조.
  4. 제 3항에 있어서, 상기 본딩 패드의 돌출된 부분의 길이가 상기 인접된 본딩 패드들간의 간격에 ½인 것을 특징으로 하는 반도체 칩 구조.
  5. 제 3항 또는 제 4항에 있어서, 상기 각 돌출된 부분간의 간격이 상기 인접된 본딩 패드들간의 간격과 동일한 것을 특징으로 하는 반도체 칩 구조.
  6. 제 3항 또는 제 4항에 있어서, 상기 반도체 칩의 각 변 최외곽에 형성된 인접 본딩 패드들간의 간격이 상기 인접된 본딩 패드들간의 간격과 동일한 것을 특징으로 하는 반도체 칩 구조.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8164185B2 (en) 2006-02-08 2012-04-24 Samsung Electronics Co., Ltd. Semiconductor device, reticle used in fabricating method for the same and fabrication method thereof

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2994326B2 (ja) * 1998-04-27 1999-12-27 日本電気アイシーマイコンシステム株式会社 半導体装置
KR100575166B1 (ko) * 1999-07-20 2006-04-28 삼성전자주식회사 반도체 패키지의 패드구조
JP2003031610A (ja) * 2001-07-16 2003-01-31 Nec Corp 半導体装置及びそのワイヤーボンディング方法
JP2006121045A (ja) 2004-09-24 2006-05-11 Seiko Epson Corp ボンディング構造、アクチュエータ装置及び液体噴射ヘッド
JP4251164B2 (ja) * 2005-08-03 2009-04-08 セイコーエプソン株式会社 半導体装置および半導体チップ
US20080122105A1 (en) * 2006-07-13 2008-05-29 Ping-Chang Wu Structure for preventing pad peeling and method of fabricating the same
US20090189298A1 (en) * 2008-01-28 2009-07-30 Fu-Chung Wu Bonding pad structure and debug method thereof
US8759713B2 (en) * 2009-06-14 2014-06-24 Terepac Corporation Methods for interconnecting bonding pads between components
TWI527174B (zh) * 2010-11-19 2016-03-21 日月光半導體製造股份有限公司 具有半導體元件之封裝結構
JP6211855B2 (ja) * 2013-09-03 2017-10-11 ルネサスエレクトロニクス株式会社 半導体装置
JP6215755B2 (ja) 2014-04-14 2017-10-18 ルネサスエレクトロニクス株式会社 半導体装置
US10188310B2 (en) 2014-08-24 2019-01-29 Health Beacons, Inc. Probe for determining magnetic marker locations
CN108574158B (zh) * 2017-03-14 2020-10-09 群创光电股份有限公司 显示装置及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01318239A (ja) * 1988-06-20 1989-12-22 Nec Corp 半導体集積回路
JPH03155636A (ja) * 1989-11-14 1991-07-03 Seiko Epson Corp 半導体装置
JPH0428241A (ja) * 1990-05-23 1992-01-30 Seiko Epson Corp 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60101938A (ja) * 1983-11-07 1985-06-06 Nec Corp 半導体装置
JPH01107549A (ja) * 1987-10-20 1989-04-25 Mitsubishi Electric Corp 半導体集積回路装置
JPH01298731A (ja) * 1988-05-27 1989-12-01 Nec Corp 半導体装置
JPH02251146A (ja) * 1989-03-24 1990-10-08 Nec Corp Ｉｃチップ
JPH0456358A (ja) * 1990-06-26 1992-02-24 Mitsubishi Electric Corp 半導体装置
JP2707906B2 (ja) * 1992-02-19 1998-02-04 日本電気株式会社 半導体集積回路
US5340772A (en) * 1992-07-17 1994-08-23 Lsi Logic Corporation Method of increasing the layout efficiency of dies on a wafer and increasing the ratio of I/O area to active area per die
JPH07235564A (ja) * 1993-12-27 1995-09-05 Toshiba Corp 半導体装置
US5444303A (en) * 1994-08-10 1995-08-22 Motorola, Inc. Wire bond pad arrangement having improved pad density
US5796171A (en) * 1996-06-07 1998-08-18 Lsi Logic Corporation Progressive staggered bonding pads

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01318239A (ja) * 1988-06-20 1989-12-22 Nec Corp 半導体集積回路
JPH03155636A (ja) * 1989-11-14 1991-07-03 Seiko Epson Corp 半導体装置
JPH0428241A (ja) * 1990-05-23 1992-01-30 Seiko Epson Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8164185B2 (en) 2006-02-08 2012-04-24 Samsung Electronics Co., Ltd. Semiconductor device, reticle used in fabricating method for the same and fabrication method thereof

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Publication number Publication date
KR19980025471A (ko) 1998-07-15
JP2857385B2 (ja) 1999-02-17
JPH10116853A (ja) 1998-05-06
US5925935A (en) 1999-07-20

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