JPH08186144A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH08186144A JPH08186144A JP6327576A JP32757694A JPH08186144A JP H08186144 A JPH08186144 A JP H08186144A JP 6327576 A JP6327576 A JP 6327576A JP 32757694 A JP32757694 A JP 32757694A JP H08186144 A JPH08186144 A JP H08186144A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- pad
- pads
- bonding
- wire
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
- H01L2224/06153—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry with a staggered arrangement, e.g. depopulated array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/494—Connecting portions
- H01L2224/4943—Connecting portions the connecting portions being staggered
- H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/494—Connecting portions
- H01L2224/4943—Connecting portions the connecting portions being staggered
- H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】千鳥状配置のボンディングパッドを備えるチッ
プを用いたＬＳＩにおいて、ワイヤがチップの辺に対し
て斜めにボンディングされる場合の、ワイヤどうしの接
触によるショート事故発生を防止する。 【構成】チップ１上の外側パッド２Ａ１，２Ａ２，…
を、チップの辺６に沿って一直線上に等間隔で配置す
る。内側パッド２Ｂ１，２Ｂ２，…はそれぞれ、次のよ
うにして配置する。一例として、隣り合う外側パッド２
Ａ１，２Ａ２の間に来る内側パッド２Ｂ１は、これに接
続されるインナリード３Ｂ１の先端と、外側パッド２Ａ
１，２Ａ２の間の中心点とを結ぶ線の延長上に来るよう
にする。
プを用いたＬＳＩにおいて、ワイヤがチップの辺に対し
て斜めにボンディングされる場合の、ワイヤどうしの接
触によるショート事故発生を防止する。 【構成】チップ１上の外側パッド２Ａ１，２Ａ２，…
を、チップの辺６に沿って一直線上に等間隔で配置す
る。内側パッド２Ｂ１，２Ｂ２，…はそれぞれ、次のよ
うにして配置する。一例として、隣り合う外側パッド２
Ａ１，２Ａ２の間に来る内側パッド２Ｂ１は、これに接
続されるインナリード３Ｂ１の先端と、外側パッド２Ａ
１，２Ａ２の間の中心点とを結ぶ線の延長上に来るよう
にする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、例えばリードフレームにおけるインナリード
やセラミックパッケージにおけるボンディング用電極の
ような、パッケージの外部接続用導線の端子部と、チッ
プのボンディングパッドとをワイヤボンディングで電気
的に接続した構造の半導体集積回路に関する。
し、特に、例えばリードフレームにおけるインナリード
やセラミックパッケージにおけるボンディング用電極の
ような、パッケージの外部接続用導線の端子部と、チッ
プのボンディングパッドとをワイヤボンディングで電気
的に接続した構造の半導体集積回路に関する。
【０００２】
【従来の技術】この種のＬＳＩでは、従来、チップ上の
ボンディングパッドがチップ周辺に沿って一列に配置さ
れた構造のものが、多用されている。しかしながら、近
年、ＬＳＩの集積度が向上しチップに対する電気的入出
力数が増大するのに伴って、チップ上に設けるべきボン
ディングパッド数が増加してきている。このような情勢
のもとで、チップ面積を大型化させることなく、しか
も、ボンディングパッド寸法や間隔を極端に縮小させる
ことなく入出力端子数を増加させるための技術開発が必
要となってきている。このような必要性に応えるための
技術の一つが、特開平２ー８７６３７号公報に開示され
ている。すなわち、ボンディングパッドを、チップの周
辺に沿って、一列にではなく、千鳥状に配列したＬＳＩ
である。
ボンディングパッドがチップ周辺に沿って一列に配置さ
れた構造のものが、多用されている。しかしながら、近
年、ＬＳＩの集積度が向上しチップに対する電気的入出
力数が増大するのに伴って、チップ上に設けるべきボン
ディングパッド数が増加してきている。このような情勢
のもとで、チップ面積を大型化させることなく、しか
も、ボンディングパッド寸法や間隔を極端に縮小させる
ことなく入出力端子数を増加させるための技術開発が必
要となってきている。このような必要性に応えるための
技術の一つが、特開平２ー８７６３７号公報に開示され
ている。すなわち、ボンディングパッドを、チップの周
辺に沿って、一列にではなく、千鳥状に配列したＬＳＩ
である。
【０００３】リードフレームを用いたＬＳＩに上記公報
記載の技術を適用した例を示す図２（ａ）を参照する
と、この図に示すＬＳＩでは、二種類のボンディングパ
ッドを用いる。すなわち、チップ１の外縁に近い位置に
配置される外側パッド２Ａと、遠い位置に配置される内
側パッド２Ｂとである。それら二種類のパッド２Ａ，２
Ｂは、チップ１の辺に沿って交互に千鳥状に配置されて
いる。外側パッド２Ａどうしの間隔と内側パッド２Ｂど
うしの間隔とは同じである。そして、チップ外縁に近い
２つの外側パッド２Ａの間を二等分する線上に、内側パ
ッド２Ｂが位置している。或いは、内側の２つのパッド
２Ｂの二等分線上に外側パッド２Ａが位置している。一
方、リードフレーム側のインナリード３は、隣り合うリ
ードどうしの間の間隔がチップ側のパッド２Ａ，２Ｂ間
の距離に等しくなるようにされている。つまり、各イン
ナリード３はそれぞれ、接続すべき外側パッド２Ａ又は
内側パッド２Ｂの真向いに位置するように配列されてい
る。従って、ボンディングワイヤ４は、チップ１の辺に
対して直角に交わることになる。
記載の技術を適用した例を示す図２（ａ）を参照する
と、この図に示すＬＳＩでは、二種類のボンディングパ
ッドを用いる。すなわち、チップ１の外縁に近い位置に
配置される外側パッド２Ａと、遠い位置に配置される内
側パッド２Ｂとである。それら二種類のパッド２Ａ，２
Ｂは、チップ１の辺に沿って交互に千鳥状に配置されて
いる。外側パッド２Ａどうしの間隔と内側パッド２Ｂど
うしの間隔とは同じである。そして、チップ外縁に近い
２つの外側パッド２Ａの間を二等分する線上に、内側パ
ッド２Ｂが位置している。或いは、内側の２つのパッド
２Ｂの二等分線上に外側パッド２Ａが位置している。一
方、リードフレーム側のインナリード３は、隣り合うリ
ードどうしの間の間隔がチップ側のパッド２Ａ，２Ｂ間
の距離に等しくなるようにされている。つまり、各イン
ナリード３はそれぞれ、接続すべき外側パッド２Ａ又は
内側パッド２Ｂの真向いに位置するように配列されてい
る。従って、ボンディングワイヤ４は、チップ１の辺に
対して直角に交わることになる。
【０００４】ところで、図２（ａ）に示すＬＳＩでは、
各インナリード３がそれに接続されるパッド２Ａ，２Ｂ
の真向いに来るようにされていることから、必然的に、
リードフレームの吊ピン５と（最外側の）インナリード
３との間に非常に大きな距離が開いてしまうことにな
る。ところが、吊ピン５とインナリード３との間の距離
と、インナリード３どうしの間の距離とが上述のように
大きく異っていると、ワイヤボンディングの次の樹脂封
止工程で、トランスファ成形などによりキャビティ内に
圧入される樹脂の圧力で、インナリード３やボンディン
グワイヤ４に上下方向（紙面に垂直な方向）の変形が生
じ易い。
各インナリード３がそれに接続されるパッド２Ａ，２Ｂ
の真向いに来るようにされていることから、必然的に、
リードフレームの吊ピン５と（最外側の）インナリード
３との間に非常に大きな距離が開いてしまうことにな
る。ところが、吊ピン５とインナリード３との間の距離
と、インナリード３どうしの間の距離とが上述のように
大きく異っていると、ワイヤボンディングの次の樹脂封
止工程で、トランスファ成形などによりキャビティ内に
圧入される樹脂の圧力で、インナリード３やボンディン
グワイヤ４に上下方向（紙面に垂直な方向）の変形が生
じ易い。
【０００５】上述の樹脂封止工程での樹脂圧入によるイ
ンナリードやワイヤの変形に対しこれを防ぐには、図２
（ｂ）に示すように、インナリード３をリードフレーム
の外枠（或いは、タイバー）に沿って、両側の吊りピン
５，５の間に、均等な間隔で配列することが有効である
ことが知られており、近年、このような、インナリード
３を両側の２つの吊ピン５，５間に均等配置したＬＳＩ
も用いられている。このような構造のＬＳＩ（図２
（ｂ））では、各インナリード３はチップ１の中心点を
要とする扇のように、外側に向って開いている。又、チ
ップ１をその表面に垂直な方向から見たとき、各ボンデ
ィングワイヤ４は大多数が、チップ１の辺に対してそれ
ぞれ毎に異なる角度で、斜めに交わることになる。
ンナリードやワイヤの変形に対しこれを防ぐには、図２
（ｂ）に示すように、インナリード３をリードフレーム
の外枠（或いは、タイバー）に沿って、両側の吊りピン
５，５の間に、均等な間隔で配列することが有効である
ことが知られており、近年、このような、インナリード
３を両側の２つの吊ピン５，５間に均等配置したＬＳＩ
も用いられている。このような構造のＬＳＩ（図２
（ｂ））では、各インナリード３はチップ１の中心点を
要とする扇のように、外側に向って開いている。又、チ
ップ１をその表面に垂直な方向から見たとき、各ボンデ
ィングワイヤ４は大多数が、チップ１の辺に対してそれ
ぞれ毎に異なる角度で、斜めに交わることになる。
【０００６】
【発明が解決しようとする課題】上述したように、図２
（ｂ）に示す構造のＬＳＩにおいては、各ボンディング
ワイヤがチップの辺に、それぞれ毎に異なる角度で斜め
に交わる。そして、チップの辺とワイヤとがなす角は、
チップの隅に近付く程小さいことになる。すなわち、図
２（ｂ）に示すＬＳＩにおけるチップ１の左下の隅を部
分的に拡大して示す図３を参照して、ワイヤ角（ワイヤ
がチップの辺６に垂直な線となす角）は、辺６に沿って
左側のワイヤ程大きく、これに伴って、ワイヤがチップ
辺６となす角は、チップ１左端のワイヤ程小さくなる。
例えば、図３において内側パッドどうしで見た場合、パ
ッド２Ｂ１とインナリード３Ｂ１とを結ぶワイヤ４Ｂ１
のワイヤ角α1 は、その右の、パッド２Ｂ２とインナリ
ード３Ｂ２とを結ぶワイヤ４Ｂ２のワイヤ角α2 よりも
大きい。従って、左側のワイヤ４Ｂ１がチップ辺６とな
す角β1 ＝９０°−α1 は、右側のワイヤ４Ｂ２がチッ
プ辺６となすβ2 ＝９０°−α2 よりも小さくなる。
（ｂ）に示す構造のＬＳＩにおいては、各ボンディング
ワイヤがチップの辺に、それぞれ毎に異なる角度で斜め
に交わる。そして、チップの辺とワイヤとがなす角は、
チップの隅に近付く程小さいことになる。すなわち、図
２（ｂ）に示すＬＳＩにおけるチップ１の左下の隅を部
分的に拡大して示す図３を参照して、ワイヤ角（ワイヤ
がチップの辺６に垂直な線となす角）は、辺６に沿って
左側のワイヤ程大きく、これに伴って、ワイヤがチップ
辺６となす角は、チップ１左端のワイヤ程小さくなる。
例えば、図３において内側パッドどうしで見た場合、パ
ッド２Ｂ１とインナリード３Ｂ１とを結ぶワイヤ４Ｂ１
のワイヤ角α1 は、その右の、パッド２Ｂ２とインナリ
ード３Ｂ２とを結ぶワイヤ４Ｂ２のワイヤ角α2 よりも
大きい。従って、左側のワイヤ４Ｂ１がチップ辺６とな
す角β1 ＝９０°−α1 は、右側のワイヤ４Ｂ２がチッ
プ辺６となすβ2 ＝９０°−α2 よりも小さくなる。
【０００７】このように、内側パッド２Ｂ１に接続する
ワイヤ４Ｂ１がチップ辺６となす角度が小さくなると、
その分、ワイヤ４Ｂ１が外側パッド２Ａ１に近付くこと
になる。つまり、内側パッドに接続するワイヤと外側パ
ッドに接続するワイヤとの間の距離が近付いて行く。こ
の近付き方は、チップ１の左端に行く程大きく、甚だし
いときは、内側パッド２Ｂ１に接続するワイヤ４Ｂ１が
左隣りの外側パッド２Ａ１の上を通ることにもなり、ボ
ンディング時や樹脂封止工程でのちょっとしたワイヤ変
形によって、隣接ワイヤどうしの接触、ショート事故が
起り易くなる。このワイヤのショートは、集積度が高く
なるに従ってチップ上のボンディングパッドの寸法が小
さくなり且つパッド間間隔が小さくなる傾向にある現在
では、大きな問題である。
ワイヤ４Ｂ１がチップ辺６となす角度が小さくなると、
その分、ワイヤ４Ｂ１が外側パッド２Ａ１に近付くこと
になる。つまり、内側パッドに接続するワイヤと外側パ
ッドに接続するワイヤとの間の距離が近付いて行く。こ
の近付き方は、チップ１の左端に行く程大きく、甚だし
いときは、内側パッド２Ｂ１に接続するワイヤ４Ｂ１が
左隣りの外側パッド２Ａ１の上を通ることにもなり、ボ
ンディング時や樹脂封止工程でのちょっとしたワイヤ変
形によって、隣接ワイヤどうしの接触、ショート事故が
起り易くなる。このワイヤのショートは、集積度が高く
なるに従ってチップ上のボンディングパッドの寸法が小
さくなり且つパッド間間隔が小さくなる傾向にある現在
では、大きな問題である。
【０００８】従って、本発明は、千鳥状配置のボンディ
ングパッドを備えるチップを用いたＬＳＩにおいて、ボ
ンディングワイヤがチップの辺に対して斜めにボンディ
ングされる場合の、ボンディングワイヤどうしの接触に
よるショート事故発生を防止することを目的とするもの
である。
ングパッドを備えるチップを用いたＬＳＩにおいて、ボ
ンディングワイヤがチップの辺に対して斜めにボンディ
ングされる場合の、ボンディングワイヤどうしの接触に
よるショート事故発生を防止することを目的とするもの
である。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、チップ表面に設けられたボンディングパッドとパッ
ケージの外部接続用導線の端子部とをワイヤボンディン
グにより金属細線で接続した構造の半導体集積回路であ
って、前記ボンディングパッドが、チップ外縁に近く位
置する第１のパッドとチップ外縁から遠く位置する第２
のパッドの二種類のパッドから成り、それら第１のパッ
ドと第２のパッドとが前記チップ外縁に沿って交互に千
鳥状に配置されている構造の半導体集積回路において、
前記チップ表面に垂直な方向から見たとき、それぞれの
金属細線が、前記チップ外縁に沿って並ぶ前記第１のパ
ッドが作る列を等間隔に分割するように構成したことを
特徴とする半導体集積回路である。
は、チップ表面に設けられたボンディングパッドとパッ
ケージの外部接続用導線の端子部とをワイヤボンディン
グにより金属細線で接続した構造の半導体集積回路であ
って、前記ボンディングパッドが、チップ外縁に近く位
置する第１のパッドとチップ外縁から遠く位置する第２
のパッドの二種類のパッドから成り、それら第１のパッ
ドと第２のパッドとが前記チップ外縁に沿って交互に千
鳥状に配置されている構造の半導体集積回路において、
前記チップ表面に垂直な方向から見たとき、それぞれの
金属細線が、前記チップ外縁に沿って並ぶ前記第１のパ
ッドが作る列を等間隔に分割するように構成したことを
特徴とする半導体集積回路である。
【００１０】
【実施例】次に、本発明の公的な実施例について、図面
を参照して説明する。図１は、本発明の一実施例の、ワ
イヤボンディング後のチップの左下隅を部分的に拡大し
て示す平面図である。図１を参照すると、本実施例で
は、外側パッド２Ａ１，２Ａ２，…がチップ１の辺６に
沿って、等間隔で配置されている。又、全インナリード
３Ａ１，３Ｂ１，３Ａ２，３Ｂ２，…も、それらインナ
リードの両側にある２つの吊りピン（図示せず）の間に
等間隔で配置されている。一方、内側パッド２Ｂ１，２
Ｂ２，…はそれぞれ、次のようにして配置されている。
例えば、隣り合う外側パッド２Ａ１，２Ａ２の間に来る
内側パッド２Ｂ１は、これに接続されるインナリード３
Ｂ１の先端と、外側パッド２Ａ１，２Ａ２の間の中心点
とを結ぶ線の延長上に来るようにする。このようにする
と、内側パッド２Ｂ１，２Ｂ２，…に接続されるボンデ
ィングワイヤ４Ｂ１，４Ｂ２，…はどれも必ず、外側パ
ッド２Ａ１，２Ａ２，…の丁度真中を通ることになる。
従って、隣接ワイヤどうしの接触によるショートは、従
来より起り難くなる。更に、内側パッド２Ｂ１，２Ｂ
２，…に接続するワイヤ４Ｂ１，４Ｂ２，…の高さを高
く、外側パッド２Ａ１，２Ａ２，…に接続するワイヤ４
Ａ１，４Ａ２，…の高さを低くボンディングすれば、ワ
イヤ間の接触がより発生し難くなる。
を参照して説明する。図１は、本発明の一実施例の、ワ
イヤボンディング後のチップの左下隅を部分的に拡大し
て示す平面図である。図１を参照すると、本実施例で
は、外側パッド２Ａ１，２Ａ２，…がチップ１の辺６に
沿って、等間隔で配置されている。又、全インナリード
３Ａ１，３Ｂ１，３Ａ２，３Ｂ２，…も、それらインナ
リードの両側にある２つの吊りピン（図示せず）の間に
等間隔で配置されている。一方、内側パッド２Ｂ１，２
Ｂ２，…はそれぞれ、次のようにして配置されている。
例えば、隣り合う外側パッド２Ａ１，２Ａ２の間に来る
内側パッド２Ｂ１は、これに接続されるインナリード３
Ｂ１の先端と、外側パッド２Ａ１，２Ａ２の間の中心点
とを結ぶ線の延長上に来るようにする。このようにする
と、内側パッド２Ｂ１，２Ｂ２，…に接続されるボンデ
ィングワイヤ４Ｂ１，４Ｂ２，…はどれも必ず、外側パ
ッド２Ａ１，２Ａ２，…の丁度真中を通ることになる。
従って、隣接ワイヤどうしの接触によるショートは、従
来より起り難くなる。更に、内側パッド２Ｂ１，２Ｂ
２，…に接続するワイヤ４Ｂ１，４Ｂ２，…の高さを高
く、外側パッド２Ａ１，２Ａ２，…に接続するワイヤ４
Ａ１，４Ａ２，…の高さを低くボンディングすれば、ワ
イヤ間の接触がより発生し難くなる。
【００１１】尚、本実施例ではインナリードを持つリー
ドフレームを用いた樹脂封止型ＬＳＩの例を示したが、
セラミックパッケージのような、パッケージ側のボンデ
ンィング用電極がセラミック基板上に密着形成された構
造のパッケージを用いた中空構造のＬＳＩにも適用可能
であることは、勿論である。又、チップ１側の外側パッ
ド２Ａ１，２Ａ２，…がチップ辺６に沿って一直線上に
等間隔で並んでいる例を示したが、それぞれの外側パッ
ド間距離が互いに異っていても本発明の作用は何ら損わ
れない。
ドフレームを用いた樹脂封止型ＬＳＩの例を示したが、
セラミックパッケージのような、パッケージ側のボンデ
ンィング用電極がセラミック基板上に密着形成された構
造のパッケージを用いた中空構造のＬＳＩにも適用可能
であることは、勿論である。又、チップ１側の外側パッ
ド２Ａ１，２Ａ２，…がチップ辺６に沿って一直線上に
等間隔で並んでいる例を示したが、それぞれの外側パッ
ド間距離が互いに異っていても本発明の作用は何ら損わ
れない。
【００１２】
【発明の効果】以上説明したように、本発明は、千鳥状
配置のボンディングパッドを備えるチップを用いたＬＳ
Ｉにおいて、チップ表面に垂直な方向から見たとき、そ
れぞれの外側に配置されたパッド及び内側に配置された
パッドそれぞれに接続する金属配線が、チップの辺に沿
ってこれに平行に並ぶ外側パッドの列を等間隔に分割す
るように構成している これにより本発明によれば、たとえワイヤがチップの辺
に斜めになるようにボンディグされたときでも、隣接す
るワイヤどうしの接触、ショート事故発生を防止するこ
とができる。
配置のボンディングパッドを備えるチップを用いたＬＳ
Ｉにおいて、チップ表面に垂直な方向から見たとき、そ
れぞれの外側に配置されたパッド及び内側に配置された
パッドそれぞれに接続する金属配線が、チップの辺に沿
ってこれに平行に並ぶ外側パッドの列を等間隔に分割す
るように構成している これにより本発明によれば、たとえワイヤがチップの辺
に斜めになるようにボンディグされたときでも、隣接す
るワイヤどうしの接触、ショート事故発生を防止するこ
とができる。
【図１】本発明の一実施例における、ワイヤボンディン
グ後のチップの左下隅を部分的に拡大して示す平面図で
ある。
グ後のチップの左下隅を部分的に拡大して示す平面図で
ある。
【図２】従来のＬＳＩの二つの例について、ワイヤボン
ディング後の構造を示す平面図である。
ディング後の構造を示す平面図である。
【図３】図２（ｂ）に示す従来のＬＳＩにおける、ワイ
ヤボンディング後のチップの左下隅を部分的に拡大して
示す平面図である。
ヤボンディング後のチップの左下隅を部分的に拡大して
示す平面図である。
１ チップ ２Ａ，２Ｂ，２Ａ１，２Ａ２，２Ｂ１，２Ｂ２ ボン
ディングパッド ３，３Ａ１，３Ａ２，３Ｂ１，３Ｂ２ インナリード ４，４Ａ１，４Ａ２，４Ｂ１，４Ｂ２ ボンディング
ワイヤ ５ 吊りピン ６ チップ辺
ディングパッド ３，３Ａ１，３Ａ２，３Ｂ１，３Ｂ２ インナリード ４，４Ａ１，４Ａ２，４Ｂ１，４Ｂ２ ボンディング
ワイヤ ５ 吊りピン ６ チップ辺
Claims (3)
- 【請求項１】 チップ表面に設けられたボンディングパ
ッドとパッケージの外部接続用導線の端子部とをワイヤ
ボンディングにより金属細線で接続した構造の半導体集
積回路であって、前記ボンディングパッドが、チップ外
縁に近く位置する第１のパッドとチップ外縁から遠く位
置する第２のパッドの二種類のパッドから成り、それら
第１のパッドと第２のパッドとが前記チップ外縁に沿っ
て交互に千鳥状に配置されている構造の半導体集積回路
において、 前記チップ表面に垂直な方向から見たとき、それぞれの
金属細線が、前記チップ外縁に沿って並ぶ前記第１のパ
ッドが作る列を等間隔に分割するように構成したことを
特徴とする半導体集積回路。 - 【請求項２】 チップ表面に設けられたボンディングパ
ッドとパッケージの外部接続用導線の端子部とをワイヤ
ボンディングにより金属細線で接続した構造の半導体集
積回路であって、前記ボンディングパッドが、チップ外
縁に近く位置する第１のパッドとチップ外縁から遠く位
置する第２のパッドの二種類のパッドから成り、それら
第１のパッドと第２のパッドとが前記チップ外縁に沿っ
て交互に千鳥状に配置されている構造の半導体集積回路
において、 一つの第２のパッドが、その第２のパッドを挟む二つの
第１のパッド間の中心点と、その第２のパッドに接続さ
れるべき前記パッケージの端子部とを結ぶ線のチップ中
心側への延長上に位置するように、それぞれの第２のパ
ッドを配置したことを特徴とする半導体集積回路。 - 【請求項３】 請求項１又は請求項２記載の半導体集積
回路において、 前記第１のパッドを、前記チップ外縁に平行な直線上に
等間隔で配置したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327576A JPH08186144A (ja) | 1994-12-28 | 1994-12-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327576A JPH08186144A (ja) | 1994-12-28 | 1994-12-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186144A true JPH08186144A (ja) | 1996-07-16 |
Family
ID=18200607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6327576A Pending JPH08186144A (ja) | 1994-12-28 | 1994-12-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186144A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150370A (ja) * | 2007-03-15 | 2007-06-14 | Seiko Epson Corp | 半導体モジュール、電子デバイス、電子機器および半導体モジュールの製造方法 |
| US11674974B2 (en) | 2019-02-21 | 2023-06-13 | Seiko Epson Corporation | Inertial sensor, electronic device, and vehicle |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04361538A (ja) * | 1991-06-10 | 1992-12-15 | Fujitsu Ltd | 大規模集積回路 |
| JPH06168978A (ja) * | 1992-08-17 | 1994-06-14 | American Microsyst Inc | 放射状ボンディング型リードフレームに用いるボンディングパッドのレイアウト、その形成方法、半導体製ダイ、および集積回路 |
-
1994
- 1994-12-28 JP JP6327576A patent/JPH08186144A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04361538A (ja) * | 1991-06-10 | 1992-12-15 | Fujitsu Ltd | 大規模集積回路 |
| JPH06168978A (ja) * | 1992-08-17 | 1994-06-14 | American Microsyst Inc | 放射状ボンディング型リードフレームに用いるボンディングパッドのレイアウト、その形成方法、半導体製ダイ、および集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150370A (ja) * | 2007-03-15 | 2007-06-14 | Seiko Epson Corp | 半導体モジュール、電子デバイス、電子機器および半導体モジュールの製造方法 |
| US11674974B2 (en) | 2019-02-21 | 2023-06-13 | Seiko Epson Corporation | Inertial sensor, electronic device, and vehicle |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6476468B2 (en) | Transverse hybrid LOC package | |
| US6815807B2 (en) | Method of fabricating a redundant pinout configuration for signal enhancement in an IC package | |
| US6121690A (en) | Semiconductor device having two pluralities of electrode pads, pads of different pluralities having different widths and respective pads of different pluralities having an aligned transverse edge | |
| JPH08186144A (ja) | 半導体集積回路 | |
| JPH04364051A (ja) | 半導体装置 | |
| JP2834990B2 (ja) | クワッド型半導体装置用リードフレームの構造 | |
| KR960002496B1 (ko) | 반도체 패키지 | |
| JPS62188350A (ja) | リ−ドフレ−ム | |
| JPH0233961A (ja) | リードフレーム | |
| JPH03230556A (ja) | 半導体装置用リードフレーム | |
| JPH06196609A (ja) | リードフレームおよびそれを用いた半導体装置 | |
| JPH04196450A (ja) | 半導体パッケージ | |
| JPS6230498B2 (ja) | ||
| KR940008336B1 (ko) | 반도체 패키지 | |
| JPH0697218A (ja) | 半導体装置 | |
| JPS63150953A (ja) | 半導体装置用リ−ドフレ−ム | |
| KR980012384A (ko) | 내부리드 선단이 차별화된 리드프레임 | |
| JPS6112042A (ja) | マスタ−スライス型半導体装置 | |
| JPH10209198A (ja) | 半導体装置 | |
| JPS60261146A (ja) | 半導体装置の内部リ−ド部 | |
| JPH02125649A (ja) | 半導体集積回路用ピン・グリッド・アレイ・パッケージ | |
| JPH04163956A (ja) | 半導体装置用リードフレーム | |
| JPH07297340A (ja) | 半導体装置におけるリードの配設方法 | |
| JPS63272062A (ja) | リ−ドフレ−ム | |
| JPS63311748A (ja) | 樹脂封止型マルチチップパッケ−ジ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961217 |