JPS63150953A - 半導体装置用リ−ドフレ−ム - Google Patents
半導体装置用リ−ドフレ−ムInfo
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- JPS63150953A JPS63150953A JP29670886A JP29670886A JPS63150953A JP S63150953 A JPS63150953 A JP S63150953A JP 29670886 A JP29670886 A JP 29670886A JP 29670886 A JP29670886 A JP 29670886A JP S63150953 A JPS63150953 A JP S63150953A
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Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、集積回路(息下、ICと略称する)等の半導
体装置に用いられるリードフレームに関する。
体装置に用いられるリードフレームに関する。
〈従来の技術〉
従来から、ICの高条積化及び多機能化のため、リード
端子数が多くとれるパッケージの要求が高くなってきて
いる。
端子数が多くとれるパッケージの要求が高くなってきて
いる。
このような要求に対して、安価で且つ使い易いプラスチ
ックパッケージやガラスセラミックパッケージで対応し
ようとする場合は、多ピンのリードフレームが必要とな
る。
ックパッケージやガラスセラミックパッケージで対応し
ようとする場合は、多ピンのリードフレームが必要とな
る。
従来、多ビンリードフレームを製造する方法としては、
スタンピングやエツチングによって、単一素材をリード
フレーム形状に成形する方法が採られている。
スタンピングやエツチングによって、単一素材をリード
フレーム形状に成形する方法が採られている。
またリードフレームデザインとしては、第2図に縦断面
構造を示すように、 (a) リードフレーム14のアイランド部15の上
面にAJまたは貴金属からなる被膜17を形成し、この
被膜17の上に半導体素子18をフェースアップ(上面
き)で取付け、(bl −4、リードフレーム14の
インナーリード先端部16を半導体素子18から所定距
mt、hけ離隔するように形成し、インナーリード先端
部16の上面にAjまたは貴金属からなる被膜21を形
成し、この被膜21と半導体素子18との間にワイヤ1
9によって内部結線を施し、 fcl そしてアイランド部15、半導体素子18、
ワイヤ19及びインナーリード先端部16を樹脂20等
でパッケージした構造を採用している。
構造を示すように、 (a) リードフレーム14のアイランド部15の上
面にAJまたは貴金属からなる被膜17を形成し、この
被膜17の上に半導体素子18をフェースアップ(上面
き)で取付け、(bl −4、リードフレーム14の
インナーリード先端部16を半導体素子18から所定距
mt、hけ離隔するように形成し、インナーリード先端
部16の上面にAjまたは貴金属からなる被膜21を形
成し、この被膜21と半導体素子18との間にワイヤ1
9によって内部結線を施し、 fcl そしてアイランド部15、半導体素子18、
ワイヤ19及びインナーリード先端部16を樹脂20等
でパッケージした構造を採用している。
〈発明が解決しようとする問題点〉
上述した従来のリードフレーム14は、後述する理由に
より、 (al 多ビン化を図るにはリードフレームサイズを
大きくせざるを得ず、また、 (bl ’J−ドフレームサイズが大きいと半導体素
子18自体を、それの小形化が可能なサイズ以上に不必
要に大きくせざるを得ずコスト上の圧迫になり、更に、 (cl 半導体素子18の大形化は樹脂20等による
パッケージ部分22を大形化し、しかもリードフレーム
サイズを一層大形化する要因になる、という悪循環的な
問題がある。
より、 (al 多ビン化を図るにはリードフレームサイズを
大きくせざるを得ず、また、 (bl ’J−ドフレームサイズが大きいと半導体素
子18自体を、それの小形化が可能なサイズ以上に不必
要に大きくせざるを得ずコスト上の圧迫になり、更に、 (cl 半導体素子18の大形化は樹脂20等による
パッケージ部分22を大形化し、しかもリードフレーム
サイズを一層大形化する要因になる、という悪循環的な
問題がある。
理由ニスタンピングやエツチング法によって単一素材を
リードフレーム形状に成形する場合、素材の板厚以下の
リード間隔を得ることは不可能であるから、リードフレ
ームサイズを従来以上に大きくしないで多ピン化を図る
には、素材板厚を小さくせざるを得ないのが実情である
。
リードフレーム形状に成形する場合、素材の板厚以下の
リード間隔を得ることは不可能であるから、リードフレ
ームサイズを従来以上に大きくしないで多ピン化を図る
には、素材板厚を小さくせざるを得ないのが実情である
。
ところが素材板厚には実用上、限界がある。
例えば、リードフレーム材料として(資)れな特性を有
しているために現在多用されている42−アロイや銅合
金テープにおいては、機械的強度の面で0.1mm以下
の板厚にすることは実用上の問題があって不可能である
。
しているために現在多用されている42−アロイや銅合
金テープにおいては、機械的強度の面で0.1mm以下
の板厚にすることは実用上の問題があって不可能である
。
以上の如く、リード間隔を素材板厚以下にできないため
、多ピン化するとリードフレームサイズが大きくなって
しまう。
、多ピン化するとリードフレームサイズが大きくなって
しまう。
このことは、第2図に示すリードフレームデザインにお
いて、対向するインナーリード先端部16.16間の距
離12がピン数の増加に従って長くなることを意味する
。その結果、半導体素子18を大きくしない限り半導体
素子18の電極とインナーリード先端部16との距離!
、が長くなってしまう。
いて、対向するインナーリード先端部16.16間の距
離12がピン数の増加に従って長くなることを意味する
。その結果、半導体素子18を大きくしない限り半導体
素子18の電極とインナーリード先端部16との距離!
、が長くなってしまう。
この距g@l、が長くなると、内部結線用ワイヤ19が
長くなるため、樹脂20による封止後もワイヤ19を安
定したループ形状に保持して短絡や断線を生じさせない
ような内部結線を得ることが困難となる。
長くなるため、樹脂20による封止後もワイヤ19を安
定したループ形状に保持して短絡や断線を生じさせない
ような内部結線を得ることが困難となる。
そこで、やむを得ず、ワイヤ結線圧g11を短かくする
ため、リードフレーム14の多ビン化に伴って半導体素
子ls自体を大きくせざるを得ない。
ため、リードフレーム14の多ビン化に伴って半導体素
子ls自体を大きくせざるを得ない。
半導体素子18の大形化はコスト増を招く。
また、半導体素子18が大形化すると樹脂2゜によるパ
ッケージ部分22の寸法13が大きくなり、従ってリー
ド長14も長くなる。
ッケージ部分22の寸法13が大きくなり、従ってリー
ド長14も長くなる。
リード長I4が長いと、リードの機械的強度を確保する
ためにリードの板厚または幅を大きくせざろを得す、い
ずれにしてもリード間隔が大きくなるから、リードフレ
ームサイズが一層太き(なってしまう。
ためにリードの板厚または幅を大きくせざろを得す、い
ずれにしてもリード間隔が大きくなるから、リードフレ
ームサイズが一層太き(なってしまう。
本発明は上述した従来技術の問題点に鑑み、多ビンを必
要とする半導体素子を、それを小形化したままのサイズ
でパッケージングすることが可能なリードフレームを提
供することを目的とする。
要とする半導体素子を、それを小形化したままのサイズ
でパッケージングすることが可能なリードフレームを提
供することを目的とする。
く問題点を解決するための手段〉
本発明による半導体装置用リードフレームは、半導体素
子を搭載するアイランド部に中継配線層を具備し、中継
配線層の内側端部は前記半導体素子の電極に直接接合で
きる位置にバンプを有し、中継配線層の外側端部はイン
ナーリード先端部に相対位しているものである。
子を搭載するアイランド部に中継配線層を具備し、中継
配線層の内側端部は前記半導体素子の電極に直接接合で
きる位置にバンプを有し、中継配線層の外側端部はイン
ナーリード先端部に相対位しているものである。
く作 用〉
上記構成のリードフレームにおいて、中継配線層はイン
ナーリード先端部と半導体素子のMWsとの間の内部結
線の中継に使用する。
ナーリード先端部と半導体素子のMWsとの間の内部結
線の中継に使用する。
即ち、半導体素子をフェイスダウン(下向き)でアイラ
ンド部に搭載し、そこの中継配線層のバンプに半導体素
子の電極を突合せて両者を直接接合する。一方、中継配
線層の外側端部をワイヤによりインナーリード先端部と
接続する。
ンド部に搭載し、そこの中継配線層のバンプに半導体素
子の電極を突合せて両者を直接接合する。一方、中継配
線層の外側端部をワイヤによりインナーリード先端部と
接続する。
これにより、従来のワイヤ結線の一部が中継配線層に置
換わるから、半導体素子が可能な限り小形であっても、
ワイヤ結線距離が長くならない。
換わるから、半導体素子が可能な限り小形であっても、
ワイヤ結線距離が長くならない。
従って、半導体素子が多ビンを必要としたものでも、そ
れを小形化したままでパッケージングできるからパッケ
ージ寸法は大きくならず、またリード長も長くする必要
がないから機械的゛強度は低下せず、リードの板厚また
は幅を大きくする必要がなく、リードフレームサイズが
大きくならない。
れを小形化したままでパッケージングできるからパッケ
ージ寸法は大きくならず、またリード長も長くする必要
がないから機械的゛強度は低下せず、リードの板厚また
は幅を大きくする必要がなく、リードフレームサイズが
大きくならない。
く実 施 例〉
本発明の一実施例を第1図を参照して説明する。
第1図は本発明によるリードフレームを使用した半導体
装置の縦断面図である。
装置の縦断面図である。
第1図において、リードフレーム1の本体は42−アロ
イ (42重量%N1−Fe)で構成され、そのアイラ
ンド部2に中継配線層5が個々に絶縁して形成しである
。
イ (42重量%N1−Fe)で構成され、そのアイラ
ンド部2に中継配線層5が個々に絶縁して形成しである
。
中継配線層5は、アイランド部2の上面に絶縁皮膜4を
形成し、更に、この絶縁皮膜4の上に中継配線としての
導電体を形成したものである。
形成し、更に、この絶縁皮膜4の上に中継配線としての
導電体を形成したものである。
中継配線層5の内側端部11には、半導体素子9の電8
ii13と直接接合するための導電体からなるバンプ6
を形成しである。
ii13と直接接合するための導電体からなるバンプ6
を形成しである。
また、中継配線層5の外側端部1oをインナーリード先
端部3に相対位させて配設しである。
端部3に相対位させて配設しである。
リードフレーム1と半導体素子9との電気的接続方法と
しては、 (a) アイランド部2に半導体素子9をフェイスダ
ウンで搭載し、 [b) 半導体素子9の電極13と中継配線層5の内
側端部11とを、内側端部11のバンプ6を介して熱圧
着または超音波圧着等により直接接合し、 (C) 中継配線45の外側端部10とインナーリー
ド先端部3との距離15は短かく、両者をAjまたはA
uのワイヤ8によって内部結線している。なお、インナ
ーリード先端部3の上面には従来と同様、ワイヤ結線の
ために、A!または貴金属からなる皮膜7を形成しであ
る。
しては、 (a) アイランド部2に半導体素子9をフェイスダ
ウンで搭載し、 [b) 半導体素子9の電極13と中継配線層5の内
側端部11とを、内側端部11のバンプ6を介して熱圧
着または超音波圧着等により直接接合し、 (C) 中継配線45の外側端部10とインナーリー
ド先端部3との距離15は短かく、両者をAjまたはA
uのワイヤ8によって内部結線している。なお、インナ
ーリード先端部3の上面には従来と同様、ワイヤ結線の
ために、A!または貴金属からなる皮膜7を形成しであ
る。
一方、封止方法としては、通常のトランスファーモール
ド方式により、樹脂12によってアイランド部2、中継
配線層5、半導体素子9及びワイヤ8を封止している。
ド方式により、樹脂12によってアイランド部2、中継
配線層5、半導体素子9及びワイヤ8を封止している。
ところで、上記絶縁皮膜4、中継配線層5及び金属皮膜
7の形成については、イオンブレーティング、真空蒸着
、スパッタリング等の物理蒸着によって行うことができ
るが、CVD、プラズマCVD等他の方法によって行う
こともできる。
7の形成については、イオンブレーティング、真空蒸着
、スパッタリング等の物理蒸着によって行うことができ
るが、CVD、プラズマCVD等他の方法によって行う
こともできる。
リードフレーム1のアイランド部2及びリードの形成は
従来通り、スタンピング、エツチング等の方法によって
行うことができる。
従来通り、スタンピング、エツチング等の方法によって
行うことができる。
またリードフレーム1の材質としては、42−アロイ以
外の導電物質を使用することができるほか、絶縁物質を
使用することもできる。
外の導電物質を使用することができるほか、絶縁物質を
使用することもできる。
絶縁物質を用いる場合は、別途導電層を形成する。
リードフレーム1の少な(とも表面が絶縁物質で形成さ
れている場合には、中継配線層5をアイランド部2上に
直接形成しても個々の絶縁が確保できるので、絶縁度y
A4を省略することができる。しかし、リードフレーム
1の少なくとも表面が導電物質で形成されている場合は
、絶縁皮膜4を形成して中継配線層5の個々の絶縁を確
保する。
れている場合には、中継配線層5をアイランド部2上に
直接形成しても個々の絶縁が確保できるので、絶縁度y
A4を省略することができる。しかし、リードフレーム
1の少なくとも表面が導電物質で形成されている場合は
、絶縁皮膜4を形成して中継配線層5の個々の絶縁を確
保する。
この場合絶縁物質としては、IC実装工程で受ける熱履
歴によっても下地との剥離、絶縁劣化を生じない物質で
あれば何でも良く、Al2O3、Sio2、Si3N4
なトチアレば通常の気相コーティングで絶縁度vi1.
4を形成できる。
歴によっても下地との剥離、絶縁劣化を生じない物質で
あれば何でも良く、Al2O3、Sio2、Si3N4
なトチアレば通常の気相コーティングで絶縁度vi1.
4を形成できる。
また、中継配線層5の内側端部11に形成するバンプ6
としては、同じ<IC実装工程で受ける熱履歴によって
も下地との剥離、溶解、劣化を生じず、しかも半導体素
子9の電極13と熱圧着、超音波圧着が可能な導電体で
あれば何でも良り、AIまたはAuであれば形成が容易
であり好ましい。中継配線層5自体も同様である。
としては、同じ<IC実装工程で受ける熱履歴によって
も下地との剥離、溶解、劣化を生じず、しかも半導体素
子9の電極13と熱圧着、超音波圧着が可能な導電体で
あれば何でも良り、AIまたはAuであれば形成が容易
であり好ましい。中継配線層5自体も同様である。
更に、内部結線用ワイヤ8の材質についても、IC実装
工程で受ける熱履歴によっても下地との剥離、溶解、劣
化を生じない導電体であれば良く、従来から内部結線、
電極に使用されているAj、Au、Agであればその形
成も容易であり好ましい。
工程で受ける熱履歴によっても下地との剥離、溶解、劣
化を生じない導電体であれば良く、従来から内部結線、
電極に使用されているAj、Au、Agであればその形
成も容易であり好ましい。
なお、リードフレーム1のアイランド部2の中央を切除
して孔を形成しである。この孔は従来通り無(でも良い
が、これがあると封止の際に樹脂12が半導体素子9の
上下両面に接着し、良好な封止が得られる。
して孔を形成しである。この孔は従来通り無(でも良い
が、これがあると封止の際に樹脂12が半導体素子9の
上下両面に接着し、良好な封止が得られる。
また、上記の説明ではリードフレーム1を用いた樹脂封
止型半導体装置を対象としたが、本発明のリードフレー
ムはガラス・セラミック封止型半導体装置にも、また積
層セラミック型半導体装置にも適用できる。
止型半導体装置を対象としたが、本発明のリードフレー
ムはガラス・セラミック封止型半導体装置にも、また積
層セラミック型半導体装置にも適用できる。
く具 体 例〉
本例では、電極数が120個のSiチップを搭載対象の
半導体素子とした。このSiチップ9は大形にせず一1
従来の電極数が60個の81チツプと同じ大きさに作る
ことが可能である。
半導体素子とした。このSiチップ9は大形にせず一1
従来の電極数が60個の81チツプと同じ大きさに作る
ことが可能である。
そこで、0.15“の42−アロイ素材をプレスで打抜
き、従来の60ビンクラスと同じフレームサイズで、1
20ピンのリードフレーム形状に形成した。また、中央
のアイランド部2上に絶縁皮膜4として、イオンブレー
ティング法により2μmの層厚のA I 203層を形
した。
き、従来の60ビンクラスと同じフレームサイズで、1
20ピンのリードフレーム形状に形成した。また、中央
のアイランド部2上に絶縁皮膜4として、イオンブレー
ティング法により2μmの層厚のA I 203層を形
した。
その後、Al2O3層4上に中継配線層5として、メタ
ルマスクを用い且つイオンブレーティング法により、3
μmの層厚のA1層を120本形成した。
ルマスクを用い且つイオンブレーティング法により、3
μmの層厚のA1層を120本形成した。
各A1層5は、内側端部11が搭載すべきSiチップ9
上の120個の電極パッド部とそれぞれ一致するように
、また外側端部10がそれぞれ120本のインナーリー
ド先端部3に相対位するように形成した。
上の120個の電極パッド部とそれぞれ一致するように
、また外側端部10がそれぞれ120本のインナーリー
ド先端部3に相対位するように形成した。
更に、Aj層5の内側端部11にはバンプ6として、メ
タルマスクを用い且つイオンブレーティング法により5
0μmの層厚のA4層を形成し、インナーリード先端部
3にはワイヤ結線用皮膜7として、同じくメタルマスク
を用い且つイオンブレーティング法により3μmの層厚
のA4層を形成した。
タルマスクを用い且つイオンブレーティング法により5
0μmの層厚のA4層を形成し、インナーリード先端部
3にはワイヤ結線用皮膜7として、同じくメタルマスク
を用い且つイオンブレーティング法により3μmの層厚
のA4層を形成した。
かくして得たリードフレーム1のアイランド部2上に、
中継用A1層5の120個のバンプ6に電極13が当る
ようにSiチップ9を搭載し、Siチップ9の荷重と超
音波とを印加しながらバンプ6とIj4極13とを熱圧
着した。
中継用A1層5の120個のバンプ6に電極13が当る
ようにSiチップ9を搭載し、Siチップ9の荷重と超
音波とを印加しながらバンプ6とIj4極13とを熱圧
着した。
更に、中継用A1層5の外側端部10とインナーリード
先端部3とをAlワイヤ8により内部結線し、次いで樹
脂12で封止して、120ピンの樹脂封止型半導体装置
を得た。
先端部3とをAlワイヤ8により内部結線し、次いで樹
脂12で封止して、120ピンの樹脂封止型半導体装置
を得た。
かくして得た120ピンの樹脂封止型半導体装置は、本
発明によらない従来の60ピンクラスの樹脂封止型半導
体装置と同一サイズであり、Siチップサイズ、リード
フレームサイズ及びパッケージサイズ1.を大形化する
ことなく多ビン化を達成することができた。
発明によらない従来の60ピンクラスの樹脂封止型半導
体装置と同一サイズであり、Siチップサイズ、リード
フレームサイズ及びパッケージサイズ1.を大形化する
ことなく多ビン化を達成することができた。
〈発明の効果〉
本発明のリードフレームは、半導体素子の電極に直接接
合するバンプを有する中継配線層をアイランド部に備え
るので、リードフレームサイズ、半導体素子サイズ及び
パッケージサイズを大形化することなく、半導体装置を
多ビン化することができる。
合するバンプを有する中継配線層をアイランド部に備え
るので、リードフレームサイズ、半導体素子サイズ及び
パッケージサイズを大形化することなく、半導体装置を
多ビン化することができる。
第1図は本発明によるリードフレームの一実施例を示す
半導体装置の縦断面図、第2図は従来例を示す半導体装
置の縦断面図である。 図面中、1はリードフレーム、2はアイランド部、3は
インナーリード先端部、4は絶縁皮膜、5は中継配線層
、6はバンプ、7はワイヤ結線用皮膜、8はワイヤ、9
は半導体素子、10は外側端部、11は内側端部、12
は樹脂、13は電極である。
半導体装置の縦断面図、第2図は従来例を示す半導体装
置の縦断面図である。 図面中、1はリードフレーム、2はアイランド部、3は
インナーリード先端部、4は絶縁皮膜、5は中継配線層
、6はバンプ、7はワイヤ結線用皮膜、8はワイヤ、9
は半導体素子、10は外側端部、11は内側端部、12
は樹脂、13は電極である。
Claims (1)
- 半導体素子を搭載するアイランド部に中継配線層を具備
し、中継配線層の内側端部は前記半導体素子の電極に直
接接合できる位置にバンプを有し、中継配線層の外側端
部はインナーリード先端部に相対位している半導体装置
用リードフレーム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29670886A JPS63150953A (ja) | 1986-12-15 | 1986-12-15 | 半導体装置用リ−ドフレ−ム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29670886A JPS63150953A (ja) | 1986-12-15 | 1986-12-15 | 半導体装置用リ−ドフレ−ム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63150953A true JPS63150953A (ja) | 1988-06-23 |
Family
ID=17837056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29670886A Pending JPS63150953A (ja) | 1986-12-15 | 1986-12-15 | 半導体装置用リ−ドフレ−ム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63150953A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01107157U (ja) * | 1988-01-12 | 1989-07-19 | ||
JPH0794551A (ja) * | 1993-09-25 | 1995-04-07 | Nec Corp | 半導体装置 |
-
1986
- 1986-12-15 JP JP29670886A patent/JPS63150953A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01107157U (ja) * | 1988-01-12 | 1989-07-19 | ||
JPH0794551A (ja) * | 1993-09-25 | 1995-04-07 | Nec Corp | 半導体装置 |
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