JPS6112042A - マスタ−スライス型半導体装置 - Google Patents

マスタ−スライス型半導体装置

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JPS6112042A
JPS6112042A JP59132309A JP13230984A JPS6112042A JP S6112042 A JPS6112042 A JP S6112042A JP 59132309 A JP59132309 A JP 59132309A JP 13230984 A JP13230984 A JP 13230984A JP S6112042 A JPS6112042 A JP S6112042A
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JP
Japan
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electrodes
master slice
leads
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JP59132309A
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English (en)
Inventor
Yoshiaki Fujiwara
義明 藤原
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｆ発明の技術分野］ 本発明は半導体装置に係り、特にＩＣを収納するパッケ
ージの外部に延設されている複数のリードと、半導体チ
ップの周部に沿って配置された入出力用電極とを、接続
するワイヤボンディング部の改良に関する。
［発明の技術的背景コ 従来、マスタースライス型のゲートアレイに於いて、そ
の入出力用論理回路は、例えば第１図に示すように構成
されていた。すなわち、マスタースライス１Ｃ１１の周
部に沿って、同数の入出力回路１２．１２・・・と電極
１３．１３・・・とを所定の規則に従って配列する。こ
の入出力回路１２と電極１３の一対を入出力用論理回路
１４とし、これらを−構成単位ブロックとするものであ
る。
［背景技術の問題点コ 前述のように、従来のゲートアレイに於いては、マスタ
ースライスＩＣ１１の周辺に設けられた入出力回路１２
と電極１３とが一対となって所望の入出力用論理回路１
４を構成していた。
従って、第２図に示すように、マスタースライスＩＣ１
１をパッケージ１５に収納した場合、電極１３、１３・
・・とボンディングを行うリード１６．１６・・・の位
置とが対応しなくなる。また、パッケージ１５の四隅の
リード１６．１６・・・を使用してボンディングを行う
場合、ボンディングワイヤ１７．１７・・・のように無
理なボンディングを余儀なくされる事態も生じる。
そして、このような無理なボンディングを行えば、ボン
ディングワイヤ１７．１７・・・が電極１３、リード１
６、ベッド１８等と接触して短絡するという問題が生じ
てくる。
また、生産性の問題からボンディングに使用するワイヤ
長及びボンディングを行う場合の入射角度等に基準があ
り、これらの基準を逸脱すると生産歩留りを大きく低下
させる要因となる。
実際のマスタースライスＩＣは、第１図のものに比べて
使用リード数及び電極の数が更に多い゛から上記のよう
な問題が繁雑に生じ°ることになる。
［発明の目的］ 本発明は上記実情に鑑みてなされたもので、その目的は
、半導体チップを収納するパッケージの外部に延設され
たリードと、半導体チップの周辺部に設けられている電
極とのボンディング接続を無理なく容易に行うことがで
き、生産性歩留りを向上させることのできるマスタース
ライス型半導体装置を提供することにある。
［発明の概要］ 本発明は、半導体チップの周辺に設けられた複数の入出
力回路の周囲に複数の電極をまんべんなく配置すると共
に、これらを接続するための配線領域を設けるもので、
これにより半導体チップを収納するパッケージの外部に
延設されているリードと、電極との接続するためのワイ
ヤボンディングを無理なくできるようにし、いかなるパ
ッケージにも適用できるようにしたものである。
［発明の実施例］ 以下、図面を参照して本発明の一実施例を説明する。第
３図はこの実施例に係るマスタースライスＩＣ３１を第
２図と同じパッケージ１５に収納した状態を示すもので
ある。マスタースライスＩＣ３１の表面にはその周部に
沿って複数の入出力回路３２．３２・・・が配設され、
これら入出力回路３２．３２・・・の周囲には複数の電
極３３．３３・・・がまんべんなく配置されている。そ
して、このマスタースライスＩＣ３１から離間してその
周囲には複数のリード３４．３４・・・が配設されてい
る。これらリード３４．３４・・・の他端側はパッケー
ジ１５の外部に延設されている。
また、マスタースライスＩＣ３１上の電極３３．３３・
・・と入出力回路３２．３２・・・との間には配線領域
３５が設けられている。この配線領域３５にはパターニ
ングしてＡ１配［１３６，３６・・・が形成され、この
Ａ１配線３６．３６・・・を介して入出力回路３２．３
２・・・と電極３３．３３・・・とが接続され、これに
より所望の入出力用論理回路を構成している。そして、
電極３３．３３・・・はそれぞれボンディングワイヤ３
７．３７・・・を介してリード３４．３４・・・に接続
されている。
なお、マスタースライスＩＣ３１の電極３３．３３・・
・を除く部分は、図中斜線を付して示すようにＰＳＧ（
リンシリケートガラス）等の保１ＩＩＩ３８で覆われて
いる。
上記マスタースライスＩＣ３１に於いては、マスタース
ライスＩＣ３１の周辺部にまんべんなく電極３３．３３
・・・を設けると共に、入出力回路３２．３２・・・と
電極３３．３３・・・とを接続するために配線領域３５
を設けたこ′とにより、各電極３３がパッケージ１５の
各り゛−ド３４に対応可能となる。従って、マスタース
ライスＩＣ３１の使用端子３９とそれに接続すべきリー
ド３４が離れている場合や、種々のパッケージに適用す
ることができる。
よって、従来のマスタースライスＩＣで問題とされてい
た無理なボンディングや、パッケージの四隅のリードを
使用するボンディングに於いて生じていたワイヤが電極
、リード、ベッド、あるいは他のワイヤと接触して短絡
するという問題を回避できるものである。また、生産性
の問題から規定されるワイヤ長及びボンディングを行う
場合の入射角度等の基準を逸脱することなく、無理のな
い正常なボンディングを行うことができる。そして、そ
の製造に際しては、それぞれ使用端子３９を備えた入出
力回路３２．３２・・・とその周辺にまんべんなく電極
３３．３３・・・を持つマスターチップを製造した後、
ＡＩ（アルミニウム）のバターニングの際にのみ個々の
マスタースライス用ＩＣのマスクを用いるだけで、全て
のマスタースライスＩＣを製造することができる。
なお、Ａ１のパターニングをした後に、保護膜３８を形
成するが、このときのマスクとしては全てのマスタース
ライスＩＣに共通のマスクを使用できることは言うまで
もない。
［発明の効果］ 以上のように本考案によれば、半導体チップを収納する
パッケージの外部に延設されたリードと、半導体チップ
の周辺部に設けられている電極とのボンディング接続を
無理なく行うことができ、生産歩留りの向上したマスタ
ースライス型半導体装置を提供できる。
【図面の簡単な説明】
第１図は従来のマスタースライスＩＣの平面図、第２図
は第１図のＩＣをパッケージ内に収納した状態を示す平
面図、第３図は本発明の一実施例に係るマスタースライ
ス型ＩＣをパッケージ内に収納した状態を示す平面図で
ある。 ３１・・・マスタースライスＩＣ１３２・・・入出力回
路、３３・・・電極、３４・・・リード、３５・・・配
線領域、３６・・・ＡＩ配線、３７・・・ボンディング
ワイヤ。 出願人代理人　弁理士　鈴江武彦 第１図 第３図

Claims (1)

    【特許請求の範囲】
  1. 半導体チップと、この半導体チップの表面の周部に沿っ
    て配設された複数の入出力回路と、これら入出力回路を
    囲むように設けられた配線領域と、前記配線領域をまん
    べんなく囲むように配設された複数の入出力用電極と、
    前記配線領域に於いて前記入出力用電極と前記入出力回
    路とを電気的に接続する複数の金属配線と、前記半導体
    チップを収納するパッケージと、このパッケージの周部
    に沿って配設され、かつそれぞれ一端部が外部に延設さ
    れた複数のリードと、これらリードの他端部と前記入出
    力用電極とをそれぞれ電気的に接続する複数のボンディ
    ングワイヤとを具備したことを特徴とするマスタースラ
    イス型半導体装置。
JP59132309A 1984-06-27 1984-06-27 マスタ−スライス型半導体装置 Pending JPS6112042A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0257437A2 (en) * 1986-08-12 1988-03-02 Fujitsu Limited Master slice type integrated circuit

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4939388A (ja) * 1972-07-10 1974-04-12
JPS57190344A (en) * 1981-05-19 1982-11-22 Toshiba Corp Master slice semiconductor integrated circuit device
JPS5941852A (ja) * 1982-06-24 1984-03-08 ストレイジ・テクノロジ−・パ−トナ−ズ 集積回路チツプ
JPS59145542A (ja) * 1983-02-09 1984-08-21 Matsushita Electronics Corp 大規模集積回路

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