JPS62144349A - 半導体装置用リ−ドフレ−ムおよびその製造方法 - Google Patents
半導体装置用リ−ドフレ−ムおよびその製造方法Info
- Publication number
- JPS62144349A JPS62144349A JP60286201A JP28620185A JPS62144349A JP S62144349 A JPS62144349 A JP S62144349A JP 60286201 A JP60286201 A JP 60286201A JP 28620185 A JP28620185 A JP 28620185A JP S62144349 A JPS62144349 A JP S62144349A
- Authority
- JP
- Japan
- Prior art keywords
- bonding
- coining
- bonding regions
- width
- inner leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置に使用され微細パターン化されたリードフレ
ームにおいて、 インナシードを幅小にしその先端部を占めるボンディン
グ領域をコイニングにより形成することにより、 ボンディング領域の配列ピッチを小さくして、半導体チ
ップからボンディング領域に至る距離を短縮させること
ことを可能にしたものである。
ームにおいて、 インナシードを幅小にしその先端部を占めるボンディン
グ領域をコイニングにより形成することにより、 ボンディング領域の配列ピッチを小さくして、半導体チ
ップからボンディング領域に至る距離を短縮させること
ことを可能にしたものである。
本発明は、半導体装置用リードフレームに係り、特に、
微細パターン化されたリードフレームの構成とその製造
方法に関す。
微細パターン化されたリードフレームの構成とその製造
方法に関す。
半導体装置用リードフレームは、金属板をパターン化し
て複数のリードを形成したもので、ＰＬＣＣ（Ｐｌａｓ
ｔｉｃ Ｌｅａｄｅｄ Ｃ１＋ｉｐ Ｃａｒｒｉｅｒ）
パッケージ、フラットパッケージ、Ｄ Ｔ Ｐ （Ｄ
ｕａｌ Ｉｎ１ｉｎｅパツケージ）などプラスチックで
モールド封止した集積回路などの半導体装置において、
内部に収容される半導体チップから配線を導出するのに
使用される。
て複数のリードを形成したもので、ＰＬＣＣ（Ｐｌａｓ
ｔｉｃ Ｌｅａｄｅｄ Ｃ１＋ｉｐ Ｃａｒｒｉｅｒ）
パッケージ、フラットパッケージ、Ｄ Ｔ Ｐ （Ｄ
ｕａｌ Ｉｎ１ｉｎｅパツケージ）などプラスチックで
モールド封止した集積回路などの半導体装置において、
内部に収容される半導体チップから配線を導出するのに
使用される。
そして半導体チップが高集積化により小型化すると共に
配線導出数を増加するに伴い、リードフレームは、パタ
ーンの微細化が必要となり、この微細化の際に生ずる問
題の解決が望まれている。
配線導出数を増加するに伴い、リードフレームは、パタ
ーンの微細化が必要となり、この微細化の際に生ずる問
題の解決が望まれている。
第４図は、ＰＬＣＣパッケージやフラットパッケージに
用いられる半導体装置用リードフレームの模式平面図で
ある。
用いられる半導体装置用リードフレームの模式平面図で
ある。
このリードフレームは、例えば厚さＱ、２１１ｍ程度の
銅または４２アロイなどの金属板からなる金属条１に、
半導体チップをボンディングするチップバッド２、先端
をチップバッド２に向けて略放射状に配置されその先端
部が接続用ワイヤのボンディングにより半導体チップに
接続される複数のインナリード３、インナリード３に繋
がり接続を外側に導出するアウタリート４、アウタリー
ト４１目互間を繋ぐクイバー５などが複数組並んでパタ
ーン化形成されたものである。
銅または４２アロイなどの金属板からなる金属条１に、
半導体チップをボンディングするチップバッド２、先端
をチップバッド２に向けて略放射状に配置されその先端
部が接続用ワイヤのボンディングにより半導体チップに
接続される複数のインナリード３、インナリード３に繋
がり接続を外側に導出するアウタリート４、アウタリー
ト４１目互間を繋ぐクイバー５などが複数組並んでパタ
ーン化形成されたものである。
このパターン化形成は、通常エツチング加工またはプレ
ス加工によってなされる。
ス加工によってなされる。
半導体装置は、上記チップボンディングとワイヤボンデ
ィングにより半導体チップを搭載した後、タイバー５の
内側をプラスチックでモールド封止し、タイバー５の切
断とアウタリード４外測υｘ１）の切断を行い、アウタ
リート°４を整形して形成される。
ィングにより半導体チップを搭載した後、タイバー５の
内側をプラスチックでモールド封止し、タイバー５の切
断とアウタリード４外測υｘ１）の切断を行い、アウタ
リート°４を整形して形成される。
第５図は、上記リードフレームに類する従来のリードフ
レームにおけるインナリード部分の一部を示す部分平面
図である。
レームにおけるインナリード部分の一部を示す部分平面
図である。
同図において、Ｃはチップボンディングされた半導体チ
ップ、３はインナリード、ＷはチップＣとインナリード
３との間を接続する接続用ワイヤ、６はインナリード３
の先端部を占め接続用ワイヤＷをボンディングするボン
ディング領域、７はインナリード３におけるボンディン
グ領域６υこ繋がる部分、である。なお同図は煩雑にな
るのを避けるため、ワイヤＷの記載を一個に止めである
。
ップ、３はインナリード、ＷはチップＣとインナリード
３との間を接続する接続用ワイヤ、６はインナリード３
の先端部を占め接続用ワイヤＷをボンディングするボン
ディング領域、７はインナリード３におけるボンディン
グ領域６υこ繋がる部分、である。なお同図は煩雑にな
るのを避けるため、ワイヤＷの記載を一個に止めである
。
インナリード３は、ボンディング領域６近傍の側辺が略
直線に形成されており、部分７の幅ａとホンディング領
域６の唱すつく略閲じになっている。
直線に形成されており、部分７の幅ａとホンディング領
域６の唱すつく略閲じになっている。
ポンディング領域６はワイヤＷがボンディングされるこ
とから、その幅すは、そのボンディングを行うために必
要な所要幅Ｗを確保しておく必要がある。
とから、その幅すは、そのボンディングを行うために必
要な所要幅Ｗを確保しておく必要がある。
一方、リードフレームをパターン化形成するエツチング
加工またはプレス加工の加工限界から、インナリード３
相互間の間隙は、通常その板厚（即ち金属条１の板厚）
を程度以上にすることが必要となり、間隙の最も狭くな
るインナリード３の先端部即ちボンディング領域６相互
間の間隙Ｃもその制約を受ける。
加工またはプレス加工の加工限界から、インナリード３
相互間の間隙は、通常その板厚（即ち金属条１の板厚）
を程度以上にすることが必要となり、間隙の最も狭くな
るインナリード３の先端部即ちボンディング領域６相互
間の間隙Ｃもその制約を受ける。
従って上記条件から、ボンディング領域６の配列ピ・７
チｂ＋ｃには、例えばｗ ＋ Ｌと言った具合の下限値
が存在する。
チｂ＋ｃには、例えばｗ ＋ Ｌと言った具合の下限値
が存在する。
このことは、半導体チップＣからの配線導出数が多くな
って形成されるパターンが微細化し且つその導出数が成
る値を越えた場合、半導体チップＣからボンディング領
域６に至る距離ｄを伸長させることになる。そしてこの
伸長は、ボン、ディングされるワイヤＷを長くしてその
断線や隣接同志の接触を起こし易くさせ、当該半導体装
置の信頼性を低下させる問題に繋がる。
って形成されるパターンが微細化し且つその導出数が成
る値を越えた場合、半導体チップＣからボンディング領
域６に至る距離ｄを伸長させることになる。そしてこの
伸長は、ボン、ディングされるワイヤＷを長くしてその
断線や隣接同志の接触を起こし易くさせ、当該半導体装
置の信頼性を低下させる問題に繋がる。
Ｌ問題点をｉ’Ｅ決するための手段〕
上記問題点は、先端部を接続用ワイヤに対するボンディ
ング領域とする複数のインナリードが該ボンディング領
域を内側に向けて略放射状に配置されており、該インナ
リートは、ボンディング領域に繋がる部分が該接続用ワ
イヤをボンディングするに必要な所要幅より幅小に且つ
該ホンディング領域がコイニング加工により該所要幅を
確保して形成されてなる本発明の半導体装置用リードフ
レームによって解決される。
ング領域とする複数のインナリードが該ボンディング領
域を内側に向けて略放射状に配置されており、該インナ
リートは、ボンディング領域に繋がる部分が該接続用ワ
イヤをボンディングするに必要な所要幅より幅小に且つ
該ホンディング領域がコイニング加工により該所要幅を
確保して形成されてなる本発明の半導体装置用リードフ
レームによって解決される。
また、先端部を接続用ワイヤに対するボンディング領域
とするインナリートにおける該ボンディング領域をコイ
ニング加工により形成するに際して、コイニング加工を
行うに先立ちコイニング領域根元部分のコイニング側の
面に溝を設ける本発明の磨潰方法によって解決される。
とするインナリートにおける該ボンディング領域をコイ
ニング加工により形成するに際して、コイニング加工を
行うに先立ちコイニング領域根元部分のコイニング側の
面に溝を設ける本発明の磨潰方法によって解決される。
第５図により説明した問題点は、ボンディング領域にお
けるワイヤボンディングに必要な所要幅Ｗの確保と、パ
ターン化形成する際の間隙に対する加工限界とに起因し
ている。
けるワイヤボンディングに必要な所要幅Ｗの確保と、パ
ターン化形成する際の間隙に対する加工限界とに起因し
ている。
上記構成のリードフレームは、コイニング加工（押し潰
し加工）によりボンディング領域の所要幅Ｗを確保して
いる。このコイニング加工は、条状金属の厚さを薄くす
る代わりにその幅を大きくさせる。
し加工）によりボンディング領域の所要幅Ｗを確保して
いる。このコイニング加工は、条状金属の厚さを薄くす
る代わりにその幅を大きくさせる。
従って上記コイニング加工を導入することにより、パタ
ーン化形成する際のインナリードの幅を従来より小さく
することが許容される。
ーン化形成する際のインナリードの幅を従来より小さく
することが許容される。
このことば、上記間隙に対する加工限界を受は入れても
、ボンディング領域の配列ピッチを従来より小さくする
こと、即ち、半導体チップからボンディング領域に至る
距離を従来より短縮させるごとを可能にし、延いては当
該半導体装置の先に述べた信頼性低下を防止させる。
、ボンディング領域の配列ピッチを従来より小さくする
こと、即ち、半導体チップからボンディング領域に至る
距離を従来より短縮させるごとを可能にし、延いては当
該半導体装置の先に述べた信頼性低下を防止させる。
また、パターン化形成されたインナリードの先端部を単
純にコイニング加工すれば、コイニングされる領域とさ
れない領域の境界部における材゛（′４の流れ具合から
、先端のせり上がったボンディング領域が形成される問
題があるが、予め上記のような溝を設けておけば、材料
の流れはコイニングされない領域に影響されることがな
くなり、先端のせり上がりのないボンディング領域を形
成することが出来る。
純にコイニング加工すれば、コイニングされる領域とさ
れない領域の境界部における材゛（′４の流れ具合から
、先端のせり上がったボンディング領域が形成される問
題があるが、予め上記のような溝を設けておけば、材料
の流れはコイニングされない領域に影響されることがな
くなり、先端のせり上がりのないボンディング領域を形
成することが出来る。
第１図は本発明実施例の部分平面図（ａｌとインナリー
ド側面図（ｂ）、第２図は実施例におけるボンディング
領域形成の工程図、第３図はボンディング領域を通常の
コイニング加工により形成した場合の問題点説明図、で
ある。
ド側面図（ｂ）、第２図は実施例におけるボンディング
領域形成の工程図、第３図はボンディング領域を通常の
コイニング加工により形成した場合の問題点説明図、で
ある。
第１図において、図ｆａ）は従来例を示す第５図に対応
する凹であり、３ａは３に相当するインナリート、６ａ
は６に相当するボンディング領域、７ａは７に相当しボ
ンディング領域６ａに繋がる部分、Ｃと〜Ｖばそれぞれ
半導体チップと接続用ワイヤ、である。
する凹であり、３ａは３に相当するインナリート、６ａ
は６に相当するボンディング領域、７ａは７に相当しボ
ンディング領域６ａに繋がる部分、Ｃと〜Ｖばそれぞれ
半導体チップと接続用ワイヤ、である。
このリードフレームは、パターン化形成の後にボンディ
ング領域６ａを形成する第２図図示の工程が追加されて
形成される。
ング領域６ａを形成する第２図図示の工程が追加されて
形成される。
このパターン化形成における寸法は、第５図と対比させ
て、部分７ａの幅ｆが部分７の幅ａの約２／３であり、
インナリード３ａ先端部相互間の間隙ｇかボンディング
領域６相互間の間隙Ｃと略同じである。この場合のパタ
ーン化形成は、例えば従来と同様なエツチング加工によ
って可能である。
て、部分７ａの幅ｆが部分７の幅ａの約２／３であり、
インナリード３ａ先端部相互間の間隙ｇかボンディング
領域６相互間の間隙Ｃと略同じである。この場合のパタ
ーン化形成は、例えば従来と同様なエツチング加工によ
って可能である。
また上記追加工程により形成されたボンディング領域６
ａの寸法かよ、厚さｅが板厚ｔ （即ち部分７ａの厚さ
）の約２／３、幅りが部分７ａの幅［の約１゜５倍であ
る。
ａの寸法かよ、厚さｅが板厚ｔ （即ち部分７ａの厚さ
）の約２／３、幅りが部分７ａの幅［の約１゜５倍であ
る。
このような寸法関係によりボンディングらｎ域６ａは、
相互間の間隙ｉが相当する従来の間隙すより小さくなる
も相互に接触することなくして、幅りが先に述べたボン
ディングに必要な所要幅Ｗを確保しており、然も配列ピ
ッチｈ＋ｉ （＝ｆ＋ｇ）が相当する従来の配列ピン
チｂ＋ｃより小さくなっている。
相互間の間隙ｉが相当する従来の間隙すより小さくなる
も相互に接触することなくして、幅りが先に述べたボン
ディングに必要な所要幅Ｗを確保しており、然も配列ピ
ッチｈ＋ｉ （＝ｆ＋ｇ）が相当する従来の配列ピン
チｂ＋ｃより小さくなっている。
そしてこのことにより半導体チップＣからボンディング
領域６ａに至る距１ｆｉｌｔ Ｊは、相当する従来の距
離ｄより雉くなっている。
領域６ａに至る距１ｆｉｌｔ Ｊは、相当する従来の距
離ｄより雉くなっている。
ボンディング領域６ａの形成は、コイニング加工による
が、第２図に示す工程で行われている。
が、第２図に示す工程で行われている。
即ち、パターン化形成された状態のインナリード３ａに
おけるコイニング領域根元部分のコ・イニング側の面に
予め溝８を形成し、しかる後コイニング加工を施す手順
である。ｌ背８は、幅が板厚ｔと同じ程度、深さが板厚
りの１／２程度であり、例えばエツチング加工により形
成される。
おけるコイニング領域根元部分のコ・イニング側の面に
予め溝８を形成し、しかる後コイニング加工を施す手順
である。ｌ背８は、幅が板厚ｔと同じ程度、深さが板厚
りの１／２程度であり、例えばエツチング加工により形
成される。
かくすることにより、第３図に示す通常のコイニング加
工、即ち溝８を設けることのないコイニング加工を施し
た場合に発生する先端のせり上がりを防ぐことが出来る
。このせり上がりは先に述べたようにコイニング領域の
根元部分の材料の流れに影響されて発生するもので、溝
８はこの影響を遮断する作用をしている。
工、即ち溝８を設けることのないコイニング加工を施し
た場合に発生する先端のせり上がりを防ぐことが出来る
。このせり上がりは先に述べたようにコイニング領域の
根元部分の材料の流れに影響されて発生するもので、溝
８はこの影響を遮断する作用をしている。
以上説明したように本発明の構成によれば、半導体装置
に使用され微細パターン化されたリードフレームにおい
て、インナリードの先端部を占めるボンディング領域の
配列ピッチを小さくすることが出来て、半導体チップか
らボンディング領域に至る距離を短縮させることが可能
になり、延いては当該半導体装置の配線導出数増加に伴
う信頼性低下を防止させる効果がある。
に使用され微細パターン化されたリードフレームにおい
て、インナリードの先端部を占めるボンディング領域の
配列ピッチを小さくすることが出来て、半導体チップか
らボンディング領域に至る距離を短縮させることが可能
になり、延いては当該半導体装置の配線導出数増加に伴
う信頼性低下を防止させる効果がある。
第１図は本発明実施例の部分平面図（ａｌとインナリー
ト側面図ｆｂ）、 第２図は実施例におけるボンディング領域形成の工程図
、 第３図はボンディング領域を通常のコイニング加工によ
り形成した場合の問題点説明図、第４図は半導体装置用
リードフレームの模式平面図、 第５図は従来のリードフレームの部分平面図、である。 図において、 ■は金属条、 ２はチップバンド・ ３．３ａはインナリード、 ４はアウタリード、 ５はタイバー、 ６．６ａはボンディング領域、 ７は３における６に繋がる部分、 ７ａは３ａにおける６ａに繋がる部分、８は溝、 Ｃは半導体チップ、 Ｗは接続用ワイヤ、 ｔは板厚、 ａ、ｂ、ｆ、、ｈは幅、 ｃ、ｇ、ｉは間隙、 ｅは厚さ、 ｄはＣから６に至る距離、 ｊはＣから６ａに至る距離、 である。
ト側面図ｆｂ）、 第２図は実施例におけるボンディング領域形成の工程図
、 第３図はボンディング領域を通常のコイニング加工によ
り形成した場合の問題点説明図、第４図は半導体装置用
リードフレームの模式平面図、 第５図は従来のリードフレームの部分平面図、である。 図において、 ■は金属条、 ２はチップバンド・ ３．３ａはインナリード、 ４はアウタリード、 ５はタイバー、 ６．６ａはボンディング領域、 ７は３における６に繋がる部分、 ７ａは３ａにおける６ａに繋がる部分、８は溝、 Ｃは半導体チップ、 Ｗは接続用ワイヤ、 ｔは板厚、 ａ、ｂ、ｆ、、ｈは幅、 ｃ、ｇ、ｉは間隙、 ｅは厚さ、 ｄはＣから６に至る距離、 ｊはＣから６ａに至る距離、 である。
Claims (1)
- 【特許請求の範囲】 １）先端部を接続用ワイヤに対するボンディング領域と
する複数のインナリードが該ボンディング領域を内側に
向けて略放射状に配置されており、該インナリードは、
ボンディング領域に繋がる部分が該接続用ワイヤをボン
ディングするに必要な所要幅より幅小に且つ該ボンディ
ング領域がコイニング加工により該所要幅を確保して形
成されてなることを特徴とする半導体装置用リードフレ
ーム。 ２）先端部を接続用ワイヤに対するボンディング領域と
するインナリードにおける該ボンディング領域をコイニ
ング加工により形成するに際して、コイニング加工を行
うに先立ちコイニング領域根元部分のコイニング側の面
に溝を設けることを特徴とする半導体装置用リードフレ
ームの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60286201A JPS62144349A (ja) | 1985-12-19 | 1985-12-19 | 半導体装置用リ−ドフレ−ムおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60286201A JPS62144349A (ja) | 1985-12-19 | 1985-12-19 | 半導体装置用リ−ドフレ−ムおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62144349A true JPS62144349A (ja) | 1987-06-27 |
Family
ID=17701267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60286201A Pending JPS62144349A (ja) | 1985-12-19 | 1985-12-19 | 半導体装置用リ−ドフレ−ムおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62144349A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03187252A (ja) * | 1989-12-15 | 1991-08-15 | Sanyo Electric Co Ltd | リードフレームの製造方法 |
| JPH03230556A (ja) * | 1990-02-06 | 1991-10-14 | Matsushita Electron Corp | 半導体装置用リードフレーム |
| JPH05129493A (ja) * | 1991-11-05 | 1993-05-25 | Hitachi Cable Ltd | リードフレームの製造方法 |
-
1985
- 1985-12-19 JP JP60286201A patent/JPS62144349A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03187252A (ja) * | 1989-12-15 | 1991-08-15 | Sanyo Electric Co Ltd | リードフレームの製造方法 |
| JPH03230556A (ja) * | 1990-02-06 | 1991-10-14 | Matsushita Electron Corp | 半導体装置用リードフレーム |
| JPH05129493A (ja) * | 1991-11-05 | 1993-05-25 | Hitachi Cable Ltd | リードフレームの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8102035B2 (en) | Method of manufacturing a semiconductor device | |
| US8088650B2 (en) | Method of fabricating chip package | |
| US5882955A (en) | Leadframe for integrated circuit package and method of manufacturing the same | |
| JPH0815193B2 (ja) | 半導体装置及びこれに用いるリードフレーム | |
| KR19980069861A (ko) | 배선부재 및 이를 소유하는 리드 프래임 | |
| US7102216B1 (en) | Semiconductor package and leadframe with horizontal leads spaced in the vertical direction and method of making | |
| JP2000294711A (ja) | リードフレーム | |
| JP4243270B2 (ja) | 半導体装置の製造方法 | |
| JP2006147622A (ja) | リードフレームの製造方法、リードフレーム | |
| KR950014677B1 (ko) | Ic 실장장치 | |
| JPS62144349A (ja) | 半導体装置用リ−ドフレ−ムおよびその製造方法 | |
| JPH10270623A (ja) | ボールグリッドアレイ用リードフレームおよびこれを用いた半導体装置、並びにその製造方法 | |
| US20040053447A1 (en) | Leadframe having fine pitch bond fingers formed using laser cutting method | |
| KR19980064438A (ko) | 집적 회로용 극미세 피치 리드 프레임 | |
| JPS63308358A (ja) | リ−ドフレ−ム | |
| JP3215505B2 (ja) | 標準リードフレームおよびこの標準リードフレームを用いたリードフレームの製造方法 | |
| JP3018211B2 (ja) | リードフレーム | |
| KR100213435B1 (ko) | 반도체 칩의 마스터 전극 패드 및 이를 이용한 탭 패키지 | |
| KR100202634B1 (ko) | 반도체 패키지의 와이어링구조 | |
| JPS59152656A (ja) | 半導体装置 | |
| JPH01133340A (ja) | リードフレームおよびその製造方法 | |
| JPH0834282B2 (ja) | 半導体装置用リードフレーム | |
| KR0129004Y1 (ko) | 리드 프레임 | |
| JP2000315763A (ja) | リードフレーム及びその製造方法 | |
| JPH06224342A (ja) | リードフレーム及びその製造方法 |