KR100213435B1 - 반도체 칩의 마스터 전극 패드 및 이를 이용한 탭 패키지 - Google Patents

반도체 칩의 마스터 전극 패드 및 이를 이용한 탭 패키지 Download PDF

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Abstract

본 발명은 반도체 칩의 마스터 패드들에 탭(TAB)의 패턴 리드들을 접합할 수 있는 반도체 칩의 마스터 전극 패드 및 이를 이용한 패키지에 관한 것이다.
본 발명은 본딩 패드와 마스터 전극 패드를 연결하는 금속 배선들을 웨이퍼 제조 공정 단계에서 마련할 수 있어 300 핀 이상의 하이 핀용 반도체 칩과 다양한 고객의 요구 사양을 갖는 반도체 칩을 탭에 용이하게 적용할 수 있다.
또한, 본 발명은 탭 패키지의 적용 가능으로 인하여 반도체 칩의 접합에 소요되는 시간을 단축할 수 있다.
그리고, 본 발명은 와이어 본딩을 하지 않아 반도체 칩과 탭 사이의 배선의 길이를 단축할 아니라 직선성을 향상시켜 패키지의 신호 왜곡을 저감시킴으로써 패키지의 전기적 특성을 향상시킬 수 있다.

Description

반도체 칩의 마스터 전극 패드 및 이를 이용한 탭 패키지
본 발명은 반도체 칩의 본딩 패드에 관한 것으로, 더욱 상세하게는 반도체 칩에 본딩 패드들 이외에 마스터 패드들을 추가로 형성되고 본딩 패드들과 마스터 패드들이 임의의 형태로 자유롭게 금속 배선으로 전기적 연결되도록 하여 탭(TAB)의 패턴 리드들의 배선 형태를 전혀 변경하지 않고도 반도체 칩의 마스터 패드들에 탭의 패턴 리드들을 접합할 수 있도록 한 반도체 칩의 마스터 전극 패드 및 이를 이용한 패키지에 관한 것이다.
일반적으로 반도체 제조 공정은 웨이퍼에 원하는 반도체 소자들을 갖는 반도체 칩들을 형성하는 공정과, 상기 반도체 칩들 각각을 패키지의 형태로 조립하는 조립 공정과, 완성된 패키지들의 특성 및 신뢰성을 검사하는 검사 공정으로 크게 분류된다.
상기 조립 공정은 상기 웨이퍼의 각 반도체 칩들의 전기적 기능에 대한 양, 불량을 검사하는 검사 공정과, 상기 검사된 각 반도체 칩들을 분리하기 위해 상기 웨이퍼를 쏘잉하는 쏘잉 공정과, 상기 분리된 각 반도체 칩들을 리드 프레임의 다이 패드위에 접착하는 다이 어태치 공정과, 상기 접착된 반도체 칩들의 본딩 패드들을 리드 프레임의 내부 리드들에 대응하여 금(Au) 와이어로 전기적 연결하는 와이어 본딩 공정과, 상기 와이어 본딩된 반도체 칩을 외부의 환경으로부터 보호하기 위해 성형 수지로 성형하는 성형 공정과, 상기 성형 수지의 외부로 돌출된 리드 프레임의 외부 리드들을 솔더(solder)로 도금하는 솔더링 공정과, 상기 솔더링된 외부 리드들을 원하는 형태로 절단/절곡하는 절단/절곡 공정으로 분류된다.
상기 다이 어태치 공정으로는 리드 프레임의 다이 패드위에 접착제에 의해 반도체 칩을 접착하는 통상적인 방법과, 다이 패드가 없는 리드 프레임의 내부 리드들의 하면에 접착제에 의해 반도체 칩을 접착하는 LOC(lead on chip) 타입의 방법과, 다이 패드가 없는 리드 프레임의 내부 리드들의 상면에 접착제에 의해 반도체 칩을 접착하는 COL(chip on lead) 타입의 방법 등이 있다.
한편, ASIC(application specific IC) 제품에 있어서, 경박단소화 및 파인 피치(fine pitch)화의 추세가 진행되고 있고, 반도체 칩의 본딩 패드들과 리드 프레임의 내부 리드들 사이의 접합 선택 여하에 따라 달라지는 소비자들의 요구 사양에 선택적 대응을 용이하도록 와이어 본딩에 의한 접합 방법이 많이 사용되고 있으며, 본딩 패드의 피치 설정시 와이어 접합 한계 기술에 부합시키기 위한 설계 환경으로 본딩 패드들이 설계되고 있다.
도 1은 종래 기술에 의한 반도체 칩의 본딩 패드의 배치 구조를 나타낸 평면도이고, 도 2(A) 및 (B)는 도 1의 본딩 패드들이 리드 프레임의 내부 리드들에 와이어 본딩된 다른 예를 각각 나타낸 요부 평면도이다.
도시된 바와 같이, QFP 패키지를 위한 반도체 칩(1)은 4 방면의 각 가장자리에 본딩 패드들(3)이 일정한 간격으로 배열된 구조로 이루어져 있다.
이와 같은 구조의 반도체 칩은 동일한 기능을 갖고 있어도 고객의 요구 사양에 따라 리드 프레임의 내부 리드들에 대응하여 본딩 패드들이 서로 다르게 와이어 본딩된다.
이를 좀 더 상세히 언급하면, 도 2(A)에 도시된 바와 같이, 반도체 칩(1)이 접착제(도시 안됨)에 의해 리드 프레임(10)의 다이 패드(11)위에 접합되고, 리드 프레임(10)의 내부 리드들(13a),(13b),(13c),(13d),(13e)....이 본딩 와이어들(5)에 의해 반도체 칩(1)의 본딩 패드들(3A),(3C),(3D)(3F),(3G)...에 각각 연결된다.
또한, 도 2(B)에 도시된 바와 같이, 반도체 칩(1)이 접착제(도시 안됨)에 의해 리드 프레임(10)의 다이 패드(11)위에 접합되고, 리드 프레임(10)의 내부 리드들(13a),(13b),(13c),(13d),(13e),....이 본딩 와이어들(5)에 의해 반도체 칩(1)의 본딩 패드들(3A),(3B),(3D),(3E),(3F),...에 각각 연결된다.
그러나, 300 핀(pin) 이상의 하이핀 수(high pin count) 및 90 μm 이하의 패드 피치에 있어서, 내부 리드의 가공 한계 및 와이어 본딩 한계 피치에 의해 반도체 칩의 축소 효과가 얻어지기 어렵고, 또한 와이어 본딩시 와이어의 길이가 길어져 와이어 본딩 공정의 불안과 신호 왜곡(signal distortion)에 의한 전기적 특성이 약화된다.
반면에, 탭에 있어서, 본딩 패드 피치가 50 μm까지 되는 경우, 반도체 칩과 탭이 접합 가능하므로 반도체 칩의 크기가 대폭 축소될 수 있고, 또한 탭의 패턴 리드가 반도체 칩의 본딩 패드와 직선성을 이루고 패턴 리드의 접합 길이가 짧으므로 전기적 특성이 양호하며, 300 핀 이상의 하이핀 대응이 쉽고, 선연결의 작업 속도가 핀 수에 관계없이 반도체 칩당 5초 이내로 빠르다.
그러나, ASIC 제품에 적용에 있어서, 탭은 통상적으로 반도체 칩의 본딩 패드들과 탭의 패턴 리드들 사이의 1:1 대응으로 인하여 고객들의 다양한 사양을 만족시키기 위해 탭의 패턴 리드들의 배선 형태를 일일이 변경하여야 하는 문제점을 갖고 있었다.
따라서, 본 발명의 목적은 고객들의 다양한 사양에 대응하여 탭을 반도체 칩에 용이하게 접합할 수 있도록 한 반도체 칩의 마스터 전극 패드 및 이를 이용한 탭 패키지를 제공하는데 있다.
도 1은 종래 기술에 의한 반도체 칩의 본딩 패드의 배치 구조를 나타낸 평면도.
도 2(A) 및 (B)는 도 1의 본딩 패드들이 리드 프레임의 내부 리드들에 와이어 본딩된 다른 예를 각각 나타낸 요부 평면도.
도 3은 본 발명에 의한 반도체 칩의 마스터 전극 패드와 본딩 패드의 배치 구조를 나타낸 평면도.
도 4는 도 3의 A-A 선을 따라 절단한 반도체 칩의 구조를 나타낸 단면도.
도 5(A) 및 (B)는 도 3의 본딩 패드들이 마스터 전극 패드에 금속 배선 연결된 다른 예를 각각 나타낸 요부 평면도.
도 6은 본 발명에 의한 반도체 칩의 마스터 전극 패드가 적용된 탭 패키지의 구조를 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 반도체 칩 3 : 본딩 패드
5 : 본딩 와이어 10 : 리드 프레임
11 : 다이 패드 13 : 내부 리드
31 : 반도체 칩 33 : 본딩 패드
34, 38 : 절연층 35 : 마스터 전극 패드
37 : 금속 배선 39 : 범프
40 : 탭 41 : 폴리이미드 필름
43 : 패턴 리드 53 : 리드 프레임의 내부 리드
이와 같은 목적을 달성하기 위한 본 발명은 반도체 칩의 본딩 패드들 내측으로 마스터 전극 패드들을 형성하고, 소비자의 다양한 사양을 만족시키는 위한 배선 형태의 금속 패턴에 의해 반도체 칩의 본딩 패드들과 마스터 전극 패드들을 전기적으로 연결하여 탭의 패턴 리드들의 변경하지 않고도 반도체 칩과 탭을 용이하게 접합함으로써 하이 핀 및 파인 피치화에 대응할 수 있는것을 특징으로 한다.
이하, 본 발명에 의한 반도체 칩의 마스터 전극 패드 및 이를 이용한 탭 패키지를 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명에 의한 반도체 칩의 마스터 전극 패드와 본딩 패드의 배치 구조를 나타낸 평면도이고, 도 4는 도 3의 A-A 선을 따라 절단한 반도체 칩의 구조를 나타낸 단면도이다.
도시된 바와 같이, 본 발명의 반도체 칩(31)은 4 방면의 각 가장자리에 본딩 패드들(33)이 일정한 간격으로 배열되어 있고, 마스터 전극 패드들(35)이 절연층(34)위에 금속 배선들(37)에 의해 본딩 패드들(33)에 대응하며 연결됨과 아울러 반도체 칩(31)의 중앙부측으로 일정한 간격으로 배열되어 있다.
여기서, 각 가장자리에 배치된 본딩 패드들(33)을 제외한 반도체 칩(31)의 전면이 보호층용 절연층(34)에 의해 보호되어 있고, 절연층(34)위에 패턴화된 금속 배선들(37)이 형성되고, 마스터 전극 패드들(35)을 제외한 금속 배선들(37)이 보호층용 절연층(38)에 의해 보호되고, 마스터 전극 패드들(35)의 상측부에 범프(39)가 형성되어 있다.
상기 범프(39)는 VICKER 경도가 60 이하인 금(Au) 범프 또는 솔더 합금 범프로 이루어진 것이다. 상기 마스터 전극 패드들(35)이 본딩 패드들(33)에 비하여 보다 파인 피치(fine pitch)화되어 있다. 상기 금속 배선(37)은 절연층(38)위에 증착된 금속층(도시 안됨)을 패턴화하는 공정에서 형성된 것이다.
도 5(A) 및 (B)는 도 3의 본딩 패드들이 마스터 전극 패드에 금속 배선 연결된 다른 예를 각각 나타낸 요부 평면도이다.
상기와 같은 구조의 반도체 칩은 동일한 기능을 갖고 있어도 고객의 요구 사양에 따라 탭의 패턴 리드들에 대응하여 본딩 패드들이 서로 다르게 접합된다.
이를 좀 더 상세히 언급하면, 도 5(A)에 도시된 바와 같이, 반도체 칩(31)의 본딩 패드들(33a),(33c),(33d),(33f),(33g),....이 점선으로 도시된 금속 배선들(37)에 의해 마스터 전극 패드들(35A),(35B),(35C),(3D),(3E),...에 각각 연결된다.
또한, 도 5(B)에 도시된 바와 같이, 반도체 칩(31)의 본딩 패드들(33a),(33b),(33d),(33e),(33f),....이 점선으로 도시된 금속 배선들(37)에 의해 마스터 전극 패드들(35A),(35B),(35C),(3D),(3E),...에 각각 연결된다.
따라서, 본 발명에 의한 반도체 칩의 마스터 전극 패드는 반도체 칩(31)의 가장자리에 형성된 본딩 패드들(33)과 마스터 전극 패드들(35)을 고객의 요구 사양에 해당하는 배선의 형태로 연결하여 탭의 패턴 리드들을 고객의 요구 사양에 관계없이 마스터 전극 패드들에 1:1 대응하여 접합할 수 있다.
이하, 이와 같이 구성되는 반도체 칩을 탭에 적용한 탭 패키지를 설명하기로 한다.
도 6은 본 발명에 의한 반도체 칩의 마스터 전극 패드가 적용된 탭 패키지의 구조를 나타낸 단면도이다.
도시된 바와 같이, 탭(40)의 폴리이미드 필름(41)에 접착된 패턴 리드들(43)의 내부 리드들이 범프(39)에 의해 도 4의 반도체 칩(31)의 마스터 전극 패드들(35)에 대응하여 접합되어 있고, 패턴 리드들(43)의 외부 리드들이 리드 프레임의 내부 리드들(53)에 대응하여 솔더링되어 있다.
여기서, 반도체 칩(31)의 가장자리에 위치하는 본딩 패드들(33)과 본딩 패드들(33)의 내측에 위치하는 마스터 전극 패드들(35)을 전기적으로 연결하는 금속 배선들(37)은 도 5(A) 및 (B)에 도시된 바와 같이, 고객의 요구 사양에 대응하는 배선의 형태로 연결된다.
한편, 160 핀의 접합에 있어서, 와이어 본딩은 반도체 칩당 50-55 초의 시간을 소요하지만, 탭 접합은 핀 수에 관계없이 5 초 이내의 시간을 소요한다.
따라서, 본 발명은 본딩 패드와 마스터 전극 패드를 연결하는 금속 배선들을 웨이퍼 제조 공정 단계에서 마련할 수 있어 300 핀 이상의 하이 핀용 반도체 칩과 다양한 고객의 요구 사양을 갖는 반도체 칩을 탭에 용이하게 적용할 수 있다.
또한, 본 발명은 탭 패키지의 적용 가능으로 인하여 반도체 칩의 접합에 소요되는 시간을 단축할 수 있다.
그리고, 본 발명은 와이어 본딩을 하지 않아 반도체 칩과 탭 사이의 배선의 길이를 단축할 아니라 직선성을 향상시켜 패키지의 신호 왜곡을 저감시킴으로써 패키지의 전기적 특성을 향상시킬 수 있다.

Claims (10)

  1. 상면의 가장자리에 형성된 본딩 패드들을 갖는 반도체 칩에 있어서, 상기 상면의 중앙부측에 형성되는 마스터 전극 패드들과, 상기 본딩 패드들과 상기 마스터 전극 패드들을 소정의 배선 형태로 대응하여 전기적으로 연결하는 도전성 패턴들을 포함하는 반도체 칩의 마스터 전극 패드.
  2. 제 1 항에 있어서, 상기 마스터 전극 패드들이 상기 본딩 패드들에 비하여 보다 파인 피치(fine pitch)화된 것을 특징으로 하는 반도체 칩의 마스터 전극 패드.
  3. 제 1 항에 있어서, 상기 도전성 패턴들이 금속 패턴들인 것을 특징으로 하는 반도체 칩의 마스터 전극 패드.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 마스터 전극 패드들 위에 범프들이 각각 형성된 것을 특징으로 하는 반도체 칩의 마스터 전극 패드.
  5. 제 4 항에 있어서, 상기 범프들이 금(Au)으로 이루어진 것을 특징으로 하는 반도체 칩의 마스터 전극 패드.
  6. 제 5 항에 있어서, 상기 범프들이 솔더(solder) 합금으로 이루어진 것을 특징으로 하는 반도체 칩의 마스터 전극 패드.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 범프들이 60 이하의 VICKER 경도를 갖는 것을 특징으로 하는 반도체 칩의 마스터 전극 패드.
  8. 제 1 항에 있어서, 상기 반도체 칩의 300 핀 이상의 하이 핀인 것을 특징으로 하는 반도체 칩의 마스터 전극 패드.
  9. 상면의 가장자리에 형성된 본딩 패드들과, 상기 상면의 중앙부측에 형성되는 마스터 전극 패드들과, 상기 본딩 패드들과 상기 마스터 전극 패드들을 소정의 배선 형태로 대응하여 전기적으로 연결하는 도전성 패턴들을 갖는 반도체 칩과; 범프들에 의해 상기 반도체 칩의 마스터 패드들에 접합되는 패턴 리드들을 갖는 탭을 포함하는 탭 패키지.
  10. 제 9 항에 있어서, 상기 탭의 외부 리드들이 리드 프레임의 내부 리드들에 대응하여 접합되는 것을 특징으로 하는 탭 패키지.
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