KR19990001876U - 반도체 패캐이지 - Google Patents

Abstract

1.청구범위에 기재된 고안이 속한 기술분야

본 고안은 반도체 패캐이지에 관한 것으로, 특히 칩 싸이즈 패캐이지((CSP: Chip Size Package)에 관한 것이다.

2.고안이 해결하려고 하는 기술적 과제

본딩 패드 간의 피치를 줄임과 동시에 고집적화를 이루고, 처리 속도 및 신뢰성을 향상시키고자 함.

3.고안의 해결방법의 요지

테이프 캐리어 패캐이지를 사용하여 테이프 회로 부분을 반도체 칩 패드 상부 및 패드 저면에 절연 접착제로 각각 접착시켜 실장할 부분에 이방성 전도체로 도포하여 실장하도록 한다.

4.고안의 중요한 용도

반도체 패캐이지 제조 공정.

Description

반도체 패캐이지

본 고안은 반도체 패캐이지에 관한 것으로, 특히 테이프 캐리어 패캐이지(TCP: Tape Carrier Packag)를 사용하여 테이프 회로 부분을 반도체 칩(IC) 패드 상부(Top) 및 패드 저면(Bottom)에 절연 접착제로 각각 접착시켜 실장할 부분에 이방성 전도체(AFC: Asynchronized Conductive Film)로 도포하여 실장하도록 한 반도체 패캐이지(CSP: Chip Size Package)에 관한 것이다.

일반적으로 반도체 패캐이지의 구성에 있어서, 패캐이지의 소형화 추세에 따라 다이의 면적 역시 점차적으로 작아지는 추세에 있으며, 또한 이에 따라 다이의 표면에 형성된 본딩 패드 간의 피치를 줄임과 동시에 고집적화를 만족시키기 위하여 리드와 본딩 패드의 수를 증가시켜야만 한다.

도 1은 일반적인 반도체 패캐이지의 단면도로서, 리드프레임(1)의 패드(2)상에 다이(3)를 부착하는 다이 부착 공정 및 다이(3)와 내부 리드(4)간을 와이어(5)로 연결하는 와이어 본딩 공정을 실시한 뒤 몰딩 컴파운드를 이용한 성형(Molding)공정을 실시하고, 성형제 외부로 노출되는 외부 리드(6)에 대한 트리밍(trimming) 공정 및 기판으로의 실장을 위해 외부 리드(6)를 절곡하는 포밍(Forming)공정 등을 순차적으로 진행한 상태의 단면도이다.

그러나, 상술한 바와 같이 한정된 면적을 갖는 다이(3)의 표면에 증가되는 내부 리드(4)의 수에 맞추어 다수의 본딩 패드를 형성할 경우 본딩 패드간의 피치는 감소되며, 내부 리드(4)의 수가 증가될수록 패드(3)와 내부 리드(4)간의 거리는 증가될 수 밖에 없다. 이러한 상태에서 각 내부 리드(4)와 다이(3)의 본딩 패드간에 와이어(5)를 이용하여 연결할 경우에 발생하는 문제점은 다음과 같다.

리드간의 피치와 본딩 패드간의 피치는 와이어 본딩 후 와이어의 본딩 상태에 큰 영향을 미치게 된다. 즉, 리드간의 피치 및 본딩 패드간의 피치가 좁은 경우 와이어는 인접하는 와이어와 접촉하게 되어 제품의 전기적 신뢰성에 치명적인 영향을 미치게 되는 단점이 있다.

또한, 본딩 패드와 리드간을 연결하는 와이어의 길이가 비교적 길기 때문에 몰딩 공정시 유동하는 몰딩 컴파운드에 의하여 와이어의 처짐이 발생될 우려는 물론 그 유동 압력에 의하여 본딩 상태가 해제될 경우도 발생하게 된다. 특히 본딩 패드간 피치 감소 및 와이어의 길어진 길이가 복합적으로 작용하여 상기 문제점들이 심각하게 대두되고 있으며, 이러한 문제점을 해결하기 위해서는 본딩 패드간 피치 및 리드 간의 피치를 크게 할수 밖에 없으나, 이는 패캐이지의 소형화 및 고집적화 추세에 바람직하지 않다.

따라서, 본 고안은 테이프 캐리어 패캐이지(TCP)를 사용하여 테이프 회로가 형성된 부분을 반도체 칩 패드 상부 및 저면에 절연 접착제 및 이방성 전도체(AFC)로 각각 접착하여 실장 하도록 함으로써, 상기한 단점을 해소할 수 있는 반도체 패캐이지를 제공하는 데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 고안은 반도체 칩 상부에 범퍼를 형성하고, 제 1 및 제 2 플랙시블 본딩 라인을 접어 탭 테이프에 부착된 내측 및 외측 리드를 절연 접착제로 상기 범퍼 및 상기 반도체 칩의 저면에 각각 접착한 후 상기 내측 리드 및 범퍼를 포함한 반도체 칩 상부를 코팅한 것을 특징으로 한다.

도 1은 일반적인 반도체 패캐이지의 단면도.

도 2는 본 고안에 따른 반도체 패캐이지의 평면도.

도 3은 본 고안에 따른 반도체 패캐이지의 단면도.

도 4는 본 고안에 의해 완성된 반도체 패캐이지의 평면도.

도 5는 본 고안에 의해 완성된 반도체 패캐이지의 저면도.

도면의 주요 부분에 대한 부호의 설명

11: 리드 11 및 12: 제 1 및 제 2 본딩 라인

14: 탭(TAB) 테이프 15: 반도체 칩

16: 범퍼

이하, 첨부된 도면을 참조하여 본 고안을 상세히 설명하기로 한다.

도 2는 본 고안에 따른 반도체 패캐이지의 평면도로서, 탭 테이프(14)상에 범퍼가 형성된 반도체 칩(IC)(15)을 접착하고, 반도체 칩(15)의 범퍼에 내측 리드(11A)의 일측을 본딩하며, 내측 리드(11) 및 외측 리드(11B)에는 제 1 및 제 2 테이프 플랙시블(flexible) 본딩 라인(12 및 13)을 형성한 상태를 나타낸다.

도 3은 본 고안에 따른 반도체 패캐이지의 단면도로서, 반도체 칩(15) 상부에 금(Gold)으로 범퍼(16)를 형성하고, 제 1 및 제 2 플랙시블 본딩 라인(12 및 13)을 접어 탭 테이프(14)에 부착된 내측 및 외측 리드(11A 및 11B)를 절연 접착제로 범퍼(16) 및 반도체 칩(15)의 저면에 각각 접착한다. 이후 내측 리드(11A) 및 범퍼를 포함한 반도체 칩(16) 상부를 코팅(17)한다.

도 4는 본 고안에 의해 완성된 반도체 패캐이지의 평면도로서, 반도체 칩(15) 상부에 금(Gold)으로 범퍼(16)를 형성한 후 제 1 테이프 플렉시블 본딩 라인(12)을 접어 본딩 공정을 통해 범퍼(16)와 테이프 회로(내측 리드)(11A)를 절연 테이프(14)로 접착 한다.

도 5는 본 고안에 의해 완성된 반도체 패캐이지의 저면도로서, 반도체 칩(15) 저면에 기판(PCB)에 실장되는 테이프 회로(외측 리드)(11B)를 이방성 전도체 필름(ACF)으로 도포하여 제 2 테이프 플렉시블 본딩 라인(13)을 접어 실장부위에 접착한다.

상기 반도체 칩의 저면에 접착되는 외측 리드는 실장 부위의 어느 위치에서라도 실장할 수 있도록 외측 리드의 크기를 적당하게 절단여 접착할 수 있다.

상술한 바와 같이 본 고안에 의하면 테이프 캐리어 패캐이지(TCP)를 사용하여 테이프 회로가 형성된 부분을 반도체 칩 패드 상부 및 저면에 절연 접착제 및 이방성 전도체(AFC)로 각각 접착하여 실장 하도록 함으로써, 다음과 같은 효과를 얻을 수 있다.

1. 반도체 칩과 내측 리드의 실장 거리가 짧아 처리속도가 빠르고 신뢰성을 향상시킬 수 있다.

2. 테이프로 외측 리드 부분을 실장할 위치만큼 절단하여 접착시킬 수 있도록 실장 부위가 자유롭다.

3. 본딩 패드 간의 피치를 줄임과 동시에 고집적화를 만족시킬 수 있다.

4. 패캐이지 제작에 필용한 공정을 단축 시킬 수 있다.

Claims (2)

1. 반도체 칩 상부에 범퍼를 형성하고, 제 1 및 제 2 플랙시블 본딩 라인을 접어 탭 테이프에 부착된 내측 및 외측 리드를 절연 접착제로 상기 범퍼 및 상기 반도체 칩의 저면에 각각 접착한 후 상기 내측 리드 및 범퍼를 포함한 반도체 칩 상부를 코팅한 것을 특징으로 하는 반도체 패캐이지.
2. 제 1 항에 있어서,

   상기 반도체 칩의 저면에 접착되는 테이프 회로는 이방성 전도체 필름을 사용하여 실장 부위에 접착하는 것을 특징으로 하는 반도체 패캐이지.