JP2586696B2 - 表面実装型プラスチックパッケージ - Google Patents

表面実装型プラスチックパッケージ

Info

Publication number
JP2586696B2
JP2586696B2 JP2172156A JP17215690A JP2586696B2 JP 2586696 B2 JP2586696 B2 JP 2586696B2 JP 2172156 A JP2172156 A JP 2172156A JP 17215690 A JP17215690 A JP 17215690A JP 2586696 B2 JP2586696 B2 JP 2586696B2
Authority
JP
Japan
Prior art keywords
package
leads
insulating film
lead
plastic package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2172156A
Other languages
English (en)
Other versions
JPH0461363A (ja
Inventor
輝雄 日下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP2172156A priority Critical patent/JP2586696B2/ja
Publication of JPH0461363A publication Critical patent/JPH0461363A/ja
Application granted granted Critical
Publication of JP2586696B2 publication Critical patent/JP2586696B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はLSIパッケージに関し、特に、ファインピッ
チで微細なリードを有する表面実装型プラスチックパッ
ケージに関する。
〔従来の技術〕
表面実装型プラスチックパッケージには種々な種類が
知られているが、ファインピッチで微細なリードを有す
る代表的なものとしては、クォッド フラット パッケ
ージ(以下QFPという。)があり、現在最も広く普及し
ており、数量的にも多い。
従来のQFPは、42合金あるいは銅合金をスタンピング
加工、あるいはエッチング加工によりリードフレームと
し、リードフレームのアイランドにLSIチップをダイボ
ンディングし、LSIチップとリードフレームのインナー
リードとをワイヤボンディングにより接続する。その
後、エポキシ等樹脂によりトランスファモールド法によ
り封止し、その封止したQFPをリードフレームから個々
に切り出し、リードを成形して最終的にQFPとして仕上
げる。
この他に、特殊なパッケージとしては、例えばナショ
ナルセミコンダクタ社がテープパック(Tape Pak)と呼
ぶガードリング付QFPがある。一層タイプのTAB(テープ
オートメーティッド ボンディング)テープを使用
し、テープのインナーリード(フィンガー)と、LSIチ
ップとをギャグボンディング法により接続し、トランス
ファモールド法により、封止するものである。この封止
のときに、LSIチップ部分(ボディ)だけでなく、アウ
ターリード部分にリング状樹脂を形成する。このリング
状樹脂は、主として機械的強度を補強し、パッケージリ
ードをガードするために設ける。
〔発明が解決しようとする課題〕
表面実装型プラスチック、例えばQFPは電子機器が求
める軽薄短小によくフィットするパッケージであり、か
つ価格面、あるいはアセンブリでのハンドリング性で有
利であり、広く普及している。今後、さらに多ピン化,
ファインピッチ化を実現することが求められている。
QFPの多ピン化,ファインピッチ化を実行しようとす
る際の基本的な技術的課題は、パッケージリードの機械
的な強度が低下することに対する対策である。これは、
リード幅が狭められ、リード厚が薄くされることからも
たらせられるもので、リード変形,コプラナリティ不
足,アウターリードボンディング位置精度の低下等、ア
センブリ上の不良要因となる。
QFPのファインピッチ化を進めるときの今一つの基本
的な課題は、プリント配線板への半田付けが難しくなる
ことに対する対策である。すなわち、パッケージリード
の間隔が狭くなるにつれて、半田ブリッジ不良が多くな
り、その対策のために、半田量を減らすと、オープン不
良が多くなる。このために、半田の許容適量範囲が極め
て狭くなり、生産性を低下させることになる。これに対
する対策である。
この技術的課題に対して、提案されているガードリン
グ付QFPは、この点については、樹脂のガードリングが
補強しており、一応は対策されているといえる。しかし
ながら、このパッケージは広く普及している実装装置を
使用できず、新規な設備を手立てする必要がある。現状
では、ガードリング付QFPは局部的にしか使用されてお
らず、プリント配線板上でのアセンブリは、ほとんどす
べてQFPとの混載になる。その場合は、アセンブリ工程
がQFP単独の場合に比較して、2以上になる。そのため
に、コストアップを招き、ファインピッチなガードリン
グ付QFPを使用するメリットが減殺される。
本発明の目的はパッケージリード間を絶縁材を用いて
絶縁するようにした表面実装型プラスチックパッケージ
を提供することにある。
〔課題を解決するための手段〕 前記目的を達成するため、本発明に係る表面実装型プ
ラスチックパッケージは、複数のリードを有する表面実
装型プラスチックパッケージであって、 該表面実装型プラスチックパッケージの内部では前記
複数のリードは、その両面及び隙間が絶縁性フィルムで
覆われ、 前記表面実装型プラスチックパッケージの外部では前
記複数のリードは、その隙間及び実装面でない面が前記
絶縁性フィルムで覆われているものである。
また、前記絶縁性フィルムの比誘電率は封止樹脂の比
誘電率より小さくしたものである。
〔作用〕
本発明の特徴は、パッケージのリードが絶縁材で機械
的に補強されていること、該絶縁材は、半田付け面と反
対側からリード間隙を埋めており、半田ブリッジの発生
を抑止すること、該絶縁材は封止樹脂の誘電率よりも低
い誘電率のものが選ばれており、従来のQFPよりも、リ
ード間ストレイ容量、信号伝達スピードが優れているこ
とにある。
また、例えば、従来のカードリング付QFPに対して、
本発明が相違している点は、プリント配線板へのアセン
ブリ、本発明のパッケージでは広く普及設置されていQF
Pの装置をそのまま利用でき、プリント配線板へ広く使
用されているQFPと混載する場合、本発明のパッケージ
は一括してアセンブリできるものである。
〔実施例〕
以下、本発明について図面を参照して説明する。
(実施例1) 第1図は本発明の実施例1を示す平面図、第2図は第
1図のA−A′線断面図である。
図において、ICチップ1をアイランド2にダイボンテ
ィングし、ICチップ1とパッケージリード3とをボンデ
ィングワイヤ4で接続している。リードフレームには、
通常の表面実装型プラスチックパッケージと同じサイズ
でピッチの送り穴5及び位置決め穴6が設けられてい
る。実施例ではリードフレームとして、Cu合金系で、板
厚が0.125mm,インナーリード間の間隔が0.100mm,リード
数が500ケのものを使用した。
さらに、ポッティング法により、エポキシ系もしくは
シリコン系等の樹脂7でICチップ1とボンディングワイ
ヤ4とを保護しており、リードフレームの表面側及び裏
面側から、それぞれ絶縁性フィルム8a及び8bが樹脂7の
表面に接着されている。この絶縁性フィルム8a及び8bは
本発明により特に設けたもので、その役割は(i)パッ
ケージリード3の機械的強度の改善、(ii)半田リフロ
ー時の半田ブリッジ不良の低減、及び(iii)パッケー
ジリード間容量の低減等である。実施例では絶縁性フィ
ルムとして、厚さ150μm,比誘電率2.0〜2.5の長尺状の
テフロン系フィルムを使用した。絶縁性フィルム8a,8b
の比誘電率は封止樹脂の比誘電率よりも小さく設定して
ある。フィルムの幅としては絶縁性フィルム8a側が50m
m,絶縁性フィルム8b側が35mmのものを使用した。なお、
絶縁性フィルム8b側は、第1図から分かるように正方形
に(QFPの場合)切断して、使用する。絶縁性フィルム8
a及び8bの接着は樹脂7の外側部分を機械的にプレスし
て、パッケージリード3の間隙に押し込むことで行う。
この後、トランスファモールド法で封止樹脂9を成形
し、リード切断、リード整形を行って完成する。完成時
には絶縁性フィルム8bは外部から見えない。
第3図は本発明によるパッケージをプリント配線板10
に設けられたマウントパッド11にソルダー12で半田付け
した状態を示す側面図である。第4図は半田付け部分を
拡大した斜視図である。
微細化され機械的強度の低下したパッケージリード3
は絶縁性フィルム8aにより補強され、リード変形、及び
コプラナリティ等の問題に対して、耐量を持つようにな
る。アウターリードボンディング時の位置精度も出しや
すくなる。また、パッケージリード3間の間隙には絶縁
性フィルム8aが生め込まれているために、物理的に半田
ブリッジが形成できない。また、絶縁性フィルム8a,8b
のうち、プリント配線板10上のマウントパッド11にソル
ダー12で半田付けされる側の絶縁性フィルム8bの面積
を、反対側の絶縁性フィルム8aの面積より小さく設定し
てある。なお、図中には記載していないが、プリント配
線板10に表面処理が施され、半田ブリッジの発生が起こ
り難いようにされている。
第5図は本発明を実施する製造工程を示す断面図であ
る。
本発明は、従来のプラスチックパッケージと同じ工程
フォローでワイヤボンディングまで行ったのち、エポキ
シ系樹脂でワイヤ部分をポッティングし保護し、例えば
テフロン系樹脂テープをリードフレームの両面から圧着
する。特にチップをダイボンディグしている側のテープ
は強く圧着しリードの間隙に食い入るようにする。
この後、従来のプラスチックパッケージと同じく樹脂
封止したのち、リードフレームから切断し、リードを整
形して完成する。アセンブリは従来のQFPと全く同じと
する。
すなわち、圧着した樹脂テープの効果でリードの機械
的強度を補強する。また、パッケージリードの間隙に、
半田付け面と反対からテープの樹脂を埋め込み、半田ブ
リッジ不良の発生を抑止するものである。
第5図(a)はダイボンディング→ワイヤボンディン
グ→封止ポッティングの各工程を終了し、位置決め穴6
を使って、絶縁性フィルム8a及び8bとリードフレームと
を所定の位置に位置合わせしたことを示す。
第5図(b)は絶縁性フィルム8a及び8bをリードフレ
ームに機械的にプレスし、圧着したことを示す。なお、
このときのプレスは、当然ながら樹脂7を避けて行う。
第5図(c)はトランスファモールド法で樹脂封止9
を成形加工したことを示す。絶縁性フィルム8aには上記
の実施例に記載したテフロン系のみならず、本発明の主
旨にかなう機械的強度加工性等を有するものであれば、
ホリエステル系,ポリイミド系、その他のフィルムが使
用できる。但し、封止樹脂9との組合せにおいて、両者
の接着性が良好なことが望ましい。もしそうでなけれ
ば、表面処理により、接着性を確保することが必要であ
る。
第5図(d)はリード切断,リード整形を行い完成し
た状態を示す。絶縁性フィルム8bは樹脂封止9の内側に
包まれており、絶縁性フィルム8aだけがアウターリード
側で出ている。すなわち、プリント配線板10上に設けら
れたマウントパッド11に接触する側のパッケージリード
は露出しているが、反対側は絶縁性フィルム8aで被覆さ
れている。
(実施例2) 第6図は本発明の実施例2を示す断面図である。
第1図及び第2図の実施例と異なっているのは、ICチ
ップ1からパッケージリード3への接続がATB(テープ
オートメーテッド ボンディング)になっていること
である。すわなち、ICチップ1に金,銅もしくはソルダ
ー等の金属バンプ13が設けられ、それにテープリード14
が熱圧着法、もしくは半田付け法で接続されている。さ
らにテープリード14はパッケージリード3に接続されて
いる。なお、図中に示したガードリング15はポリイミド
等のTABテープフィルムをテープリード14の変形防止用
ガードリングとして設けたものである。
絶縁性フィルム8a及び8bの材料、作用等は第1図,及
び第2図の実施例と同じである。
〔発明の効果〕
以上説明したように本発明は、絶縁性フィルムを設け
ることにより、例えば従来、300ピン程度が多ピン化の
限界と伝われたQFPについて500ピンまで多ピン化でき、
本発明を実施することにより次の効果を得ることができ
る。すなわち、 (i)パッケージリードの機械強度が改善でき、それに
より、コプラナリティのほかにパッケージリードの変形
に関係した歩留り低下、及び品質トラブルが低減でき、
しかも、パッケージリードの位置精度を改善できる。
(ii)プリント配線板のマウントパッドへパッケージリ
ードを半田付けするに際し、ファインピッチ時に本質的
に問題となる半田ブリッジ不良の発生を抑止することが
できる。そのために、半田作業の歩留り向上、及び半田
量等の作業条件,コントロールが容易になる。
(iii)さらに、絶縁性フィルムとして封止樹脂よりも
比誘電率の小さな材料を選択すれば、パッケージリード
間のストレイ容量の低減、信号遅延時間の低減等電気的
特性を改善することができる。
等の効果を有する。
【図面の簡単な説明】 第1図は本発明の実施例1を示す平面図、第2図は第1
図のA−A′線断面図、第3図は本発明のLSIパッケー
ジを実装した状態を示す側面図、第4図はLSIパッケー
ジの接続部分を拡大した斜側面図、第5図(a),
(b),(c),(d)は本発明に係るパッケージの製
造工程を示す断面図、第6図は本発明の実施例2を示す
断面図である。 1……ICチップ、2……アイランド 3……パッケージリード 4……ボンディングワイヤ、5……送り穴 6……位置決め穴、7……樹脂 8a,8b……絶縁性フィルム、9……封止樹脂 10……プリント配線板、11……マウントパッド 12……ソルダー、13……金属バンプ 14……テープリード、15……ガードリング

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】複数のリードを有する表面実装型プラスチ
    ックパッケージであって、 該表面実装型プラスチックパッケージの内部では前記複
    数のリードは、その両面及び隙間が絶縁性フィルムで覆
    われ、 前記表面実装型プラスチックパッケージの外部では前記
    複数のリードは、その隙間及び実装面でない面が前記絶
    縁性フィルムで覆われていることを特徴とする表面実装
    型プラスチックパッケージ。
  2. 【請求項2】前記絶縁性フィルムの比誘電率は封止樹脂
    の比誘電率より小さくしたことを特徴とする請求項第
    (1)項記載の表面実装型プラスチックパッケージ。
JP2172156A 1990-06-29 1990-06-29 表面実装型プラスチックパッケージ Expired - Lifetime JP2586696B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2172156A JP2586696B2 (ja) 1990-06-29 1990-06-29 表面実装型プラスチックパッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2172156A JP2586696B2 (ja) 1990-06-29 1990-06-29 表面実装型プラスチックパッケージ

Publications (2)

Publication Number Publication Date
JPH0461363A JPH0461363A (ja) 1992-02-27
JP2586696B2 true JP2586696B2 (ja) 1997-03-05

Family

ID=15936609

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2172156A Expired - Lifetime JP2586696B2 (ja) 1990-06-29 1990-06-29 表面実装型プラスチックパッケージ

Country Status (1)

Country Link
JP (1) JP2586696B2 (ja)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59161846A (ja) * 1983-03-07 1984-09-12 Nec Corp 半導体装置
JPS6394640A (ja) * 1986-10-08 1988-04-25 Fuji Electric Co Ltd 半導体素子の製造方法

Also Published As

Publication number Publication date
JPH0461363A (ja) 1992-02-27

Similar Documents

Publication Publication Date Title
US6389689B2 (en) Method of fabricating semiconductor package
US6400004B1 (en) Leadless semiconductor package
US7816769B2 (en) Stackable packages for three-dimensional packaging of semiconductor dice
JP3839321B2 (ja) 半導体装置およびその製造方法
US7087461B2 (en) Process and lead frame for making leadless semiconductor packages
KR100319609B1 (ko) 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법
JP2916915B2 (ja) ボールグリッドアレイ半導体パッケージの製造方法
US5869905A (en) Molded packaging for semiconductor device and method of manufacturing the same
JP3436159B2 (ja) 樹脂封止型半導体装置の製造方法
US20090032977A1 (en) Semiconductor device
US20140151865A1 (en) Semiconductor device packages providing enhanced exposed toe fillets
US7952198B2 (en) BGA package with leads on chip
KR100282003B1 (ko) 칩 스케일 패키지
US8994156B2 (en) Semiconductor device packages with solder joint enhancement elements
KR100292033B1 (ko) 반도체칩패키지및그제조방법
KR100292036B1 (ko) 반도체패키지의제조방법및그에 따른반도체패키지
JP2586696B2 (ja) 表面実装型プラスチックパッケージ
JP3421478B2 (ja) 半導体装置及びその製造方法
JPH06236956A (ja) 半導体装置及びその製造方法
JPH06252334A (ja) 半導体装置
CN112864022B (zh) 封装结构的制作方法及封装结构
KR100313500B1 (ko) 테이프캐리어패키지및그제조방법
JP4021115B2 (ja) 樹脂封止型半導体装置とその製造方法
JP2002164496A (ja) 半導体装置およびその製造方法
KR950000457Y1 (ko) 반도체 패키지