CN112864022B - 封装结构的制作方法及封装结构 - Google Patents
封装结构的制作方法及封装结构 Download PDFInfo
- Publication number
- CN112864022B CN112864022B CN202010485905.8A CN202010485905A CN112864022B CN 112864022 B CN112864022 B CN 112864022B CN 202010485905 A CN202010485905 A CN 202010485905A CN 112864022 B CN112864022 B CN 112864022B
- Authority
- CN
- China
- Prior art keywords
- layer
- copper
- flow column
- carrier plate
- electronic component
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 68
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- 238000009713 electroplating Methods 0.000 claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 16
- 239000002184 metal Substances 0.000 claims abstract description 16
- 229910001069 Ti alloy Inorganic materials 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 43
- IUYOGGFTLHZHEG-UHFFFAOYSA-N copper titanium Chemical compound [Ti].[Cu] IUYOGGFTLHZHEG-UHFFFAOYSA-N 0.000 claims description 41
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 30
- 229910052802 copper Inorganic materials 0.000 claims description 30
- 239000010949 copper Substances 0.000 claims description 30
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 23
- 238000005538 encapsulation Methods 0.000 claims description 20
- 238000003466 welding Methods 0.000 claims description 14
- 239000003990 capacitor Substances 0.000 claims description 6
- 229910000679 solder Inorganic materials 0.000 claims description 6
- 238000004544 sputter deposition Methods 0.000 claims description 6
- 239000000853 adhesive Substances 0.000 claims description 3
- 230000001070 adhesive effect Effects 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims 51
- 239000011241 protective layer Substances 0.000 claims 2
- 238000000059 patterning Methods 0.000 claims 1
- 230000017525 heat dissipation Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 16
- 238000005498 polishing Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000004891 communication Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 241000282414 Homo sapiens Species 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1068—Formation and after-treatment of conductors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本申请提供一种封装结构的制作方法及封装结构，该制作方法包括：提供载板，载板的至少一表面上贴装有电子元器件和通流柱；对电子元器件和通流柱进行封装，以形成封装体；在封装体的一侧表面电镀金属层，以形成若干外接引脚；其中，至少部分外接引脚的位置与通流柱的位置对应，通流柱通过外接引脚与外界设备连通，且外接引脚的横向面积大于通流柱的横向面积。该制作方法较为简单，且所制得的封装结构的散热和通流能力较高。
Description
技术领域
本发明涉及半导体封装技术领域，尤其涉及一种封装结构的制作方法及封装结构。
背景技术
现今的信息社会下，人类对电子产品的依赖性与日俱增，电子产品正朝着高集成度、小型化、微型化的方向蓬勃发展。
目前，为了实现产品的高集成度、小型化及微型化，一般会采用封装内堆叠封装(package in package，PiP)、封装上堆叠封装(package on package，PoP)或系统级封装(System in Package，SiP)对各个零部件进行封装；然而，现有技术中的封装结构，其制作方法较为复杂，且其散热和通流能力较弱。
发明内容
本申请提供的封装结构的制作方法及封装结构，不仅制作方法较为简单，且有效提高了封装结构的散热和通流能力。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种封装结构的制作方法，该制作方法包括：
提供载板，载板的至少一表面上贴装有电子元器件和通流柱；
对电子元器件和通流柱进行封装，以形成封装体；
在封装体的一侧表面电镀金属层，以形成若干外接引脚；
其中，至少部分外接引脚的位置与通流柱的位置对应，通流柱通过外接引脚与外界设备连通，且外接引脚的横向面积大于通流柱的横向面积。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种封装结构，该封装结构包括：
封装体，包括载板、贴装在载板至少一表面上的电子元器件以及封装层，其中，封装层覆盖于电子元器件远离载板的一侧表面，并配合载板将电子元器件封装；
外接引脚，设置在封装体的一侧表面，用于将封装体上的电子元器件与外界设备连通；
其中，载板的一侧表面还贴装有通流柱，通流柱与外接引脚连接，用于将电子元器件与外接引脚连通；且通流柱的横向面积小于外接引脚的横向面积。
本申请提供的封装结构的制作方法及封装结构，该制作方法通过提供载板，载板的至少一表面上贴装有电子元器件及通流柱，对电子元器件和通流柱进行封装，以形成封装体，在封装体的一侧表面电镀金属层，以形成若干外接引脚，从而制得封装结构；其中，至少部分外接引脚的位置与通流柱的位置对应，以使通流柱通过外接引脚与外界设备连通；同时，由于该外接引脚是在封装体的一侧表面通过电镀金属层而形成的，相比于现有技术中将通流柱与载板上的焊盘对接的方法，该方法无需与通流柱进行对准，即可使形成的外接引脚与通流柱之间实现精准对位，不仅省去了对准过程，使得制作方法更为简单，且有效保证了外接引脚与通流柱之间的对位精度，从而有效提高了产品的通流能力；另外，由于该外接引脚的横向面积相比于现有技术中与通流柱连接的焊盘的横向面积较大，从而有效提高了产品的散热能力。
附图说明
图1为本申请一实施例提供的封装结构的结构示意图；
图2为本申请一实施例提供的封装结构的制作方法的流程示意图；
图3为图2中步骤S10至步骤S12所对应的产品结构示意图；
图4为本申请一具体实施方式提供的封装结构的制作方法的流程示意图；
图5为本申请一实施例提供的图2中步骤S11的具体流程示意图；
图6为图5中步骤S200至步骤S201所对应的产品结构示意图；
图7为本申请一实施例提供的图2中步骤S12的流程示意图；
图8为图7中步骤S300至步骤S301所对应的产品结构示意图；
图9为图7中步骤S300的具体流程示意图；
图10为图9中步骤S400至步骤S402所对应的产品结构示意图；
图11为图7中步骤S301的具体流程示意图；
图12为图11中步骤S500至步骤S502所对应的产品结构示意图；
图13为本申请另一实施例提供的图2中步骤S12的流程示意图；
图14为本申请另一实施例提供的封装结构的制作方法的流程示意图；
图15为本申请图14中步骤S10至步骤S14所对应的产品结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
下面结合附图和实施例对本申请进行详细的说明。
请参阅图1，为本申请一实施例提供的封装结构的结构示意图。
在本实施例中，提供一种封装结构1，该封装结构1包括封装体10和外接引脚11。
其中，封装体10包括载板100、电子元器件101、通流柱103及封装层102，其中，电子元器件101贴装在载板100的至少一表面上。
具体的，载板100上设置有信号线和焊盘，焊盘与信号线电性连接，在具体实施过程中，电子元器件101的引脚通过锡膏与载板100上的焊盘连接，从而通过焊盘与载板100上的信号线电性连接。
具体的，载板100包括第一表面和与第一表面背离设置的第二表面，其中，第一表面具体是指载板100远离外接引脚11的一侧表面。在具体实施过程中，载板100的第一表面和第二表面均贴装有电子元器件101，以减少封装结构1的体积。
具体的，载板100具体可为印制电路板(Printed Circuit Board，简称PCB)，封装基板或方形扁平无引脚封装(Quad Flat No-leadPackage，QFN)类框架。
其中，通流柱103设置在载板100的一侧表面，并与外接引脚11连接，用于将载板100上的电子元器件101与外接引脚11连通。
具体的，通流柱103包括第一通流柱1030和第二通流柱1031，且第一通流柱1030和第二通流柱1031设置在载板100的同侧；在具体实施过程中，第一通流柱1030贴装在载板100的第二表面，第二通流柱1031贴装在电子元器件101远离载板100的一侧表面。可以理解的是，电子元器件101远离载板100的一侧表面没有贴装第二通流柱1031的电子元器件101通过第一通流柱1030与外接引脚11连通，电子元器件101远离载板100的一侧表面贴装有第二通流柱1031的电子元器件101通过该第二通流柱1031与外接引脚11连通，从而能够进一步提高通流能力。
其中，封装层102覆盖于电子元器件101和通流柱103远离载板100的一侧表面，并配合载板100将电子元器件101和通流柱103封装，从而防止电子元器件101和通流柱103直接与大气接触，以对电子元器件101和通流柱103进行保护。
具体的，封装层102包括第一封装层1020和第二封装层1021；其中，第一封装层1020覆盖于载板100第一表面上的电子元器件101远离载板100的一侧表面，并配合载板100将电子元器件101封装；第二封装层1021覆盖于载板100第二表面上的通流柱103和/或电子元器件101远离载板100的一侧表面，并配合载板100将通流柱103和/或电子元器件101封装，从而对电子元器件101和通流柱103进行保护。可以理解的是，当载板100的第二表面贴装有电子元器件101时，第二封装层1021覆盖于载板100第二表面上的通流柱103和电子元器件101远离载板100的一侧表面，并配合载板100将通流柱103和电子元器件101封装。
具体的，第一封装层1020和第二封装层1021的材料可为环氧树脂和二氧化硅的混合物。
其中，外接引脚11设置在封装体10的一侧表面，用于将封装体10上的电子元器件101与外界设备连通。
具体的，封装体10包括第一研磨面和第二研磨面，第一研磨面背离载板100的第二表面设置，第二研磨面背离载板100的第一表面设置，在具体实施过程中，外接引脚11设置在封装体10的第二研磨面上；且至少部分外接引脚11的位置与通流柱103的位置对应，以使外接引脚11与通流柱103连通，从而使电子元器件101通过通流柱103与外接引脚11连接，进而使电子元器件101通过该外接引脚11与外界设备连通。
进一步地，外接引脚11与通流柱103的数量一致，从而保证每个通流柱103都能与外接引脚11连接，进而有效提高产品的通流能力。
具体的，通流柱103的横向面积小于外接引脚11的横向面积，从而大大提高了通流柱103与外接引脚11之间的对位精度，以有效提高产品的通流能力；且由于该外接引脚11的横向面积相比于现有技术中与通流柱103连接的焊盘的横向面积较大，从而有效提高了产品的散热能力。
本实施例提供的封装结构1，通过设置封装体10，将封装体10设置成包括载板100、贴装在载板100至少一表面上的电子元器件101以及封装层102，其中，由于封装层102覆盖于电子元器件101远离载板100的一侧表面，并配合载板100将电子元器件101封装，从而能够有效防止电子元器件101直接与大气接触，进而可对电子元器件101进行保护；同时，由于载板100的一侧表面还贴装有通流柱103，在封装体10的一侧表面设置有外接引脚11，且外接引脚11与通流柱103连接，从而使封装体10内的电子元器件101能够通过该通流柱103与外接引脚11连通；另外，该外接引脚11可与外界设备连通，从而能够使该封装体10内的电子元器件101通过该外接引脚11与外界设备连通；此外，由于本申请中的外接引脚11的横向面积相比于现有技术中与通流柱103连接的焊盘的横向面积较大，从而有效提高了散热能力；且由于外接引脚11的横向面积大于通流柱103的横向面积，从而能够使通流柱103和外接引脚11之间实现精准对位，进而有效提高产品的通流能力。
具体的，在一具体实施方式中，电子元器件101具体可包括电阻、电感、电容、芯片、电源裸芯片中的一种或任意组合。当然，在其它实施方式中，电子元器件101还可包括二极管、晶体管，本实施例对此并不加以限制。
在具体实施过程中，载板100的第一表面可贴装电阻、电容、芯片、电源裸芯片及部分电感，载板100的第二表面可贴装部分电感。可以理解的是，在该实施方式中，载板100的第二表面贴装有第一通流柱1030，载板100第二表面贴装的部分电感，其远离载板100的一侧表面贴装有第二通流柱1031，该载板100第二表面贴装的部分电感通过该第二通流柱1031与外接引脚11连接，相比于仅通过第一通流柱1030以将载板100上的电子元器件101与外接引脚11连接的方式，进一步提高了产品的通流能力。
具体的，上述电源裸芯片上设置有焊线，焊线与载板100上的焊盘连接，以实现电源裸芯片与载板100上的信号线之间的电连接。
在具体实施过程中，上述电源裸芯片可通过粘合剂贴装在载板100上，以下实施例均以此为例；其中，粘合剂具体可为胶水。当然，在其它实施方式中，电源裸芯片也可通过锡球或铜柱贴装在载板100上，具体的，可参见现有技术中通过锡球或铜柱贴装在载板100上的方式进行贴装，且可实现相同或相似的技术效果，本实施例在此不再一一赘述。
可以理解的是，当电源裸芯片通过锡球或铜柱贴装在载板100上时，电源裸芯片同时通过该锡球或铜柱以实现其与载板100上的信号线之间的电连接。
具体的，上述封装结构1具体可通过下面封装结构的制作方法所制得。具体请参阅图2至图3，其中，图2为本申请一实施例提供的封装结构的制作方法的流程示意图；图3为图2中步骤S10至步骤S12所对应的产品结构示意图。
在本实施例中，提供一种封装结构的制作方法，该制作方法包括：
步骤S10：提供载板，载板的至少一表面上贴装有电子元器件和通流柱。
参见图3，载板100包括第一表面和背离第一表面设置的第二表面，在具体实施过程中，步骤S10还包括在载板100的至少一表面上贴着电子元器件101和通流柱103，以使载板100的至少一表面上贴装有电子元器件101和通流柱103。
在一实施方式中，步骤S10具体包括提供载板100，在载板100的第一表面和第二表面均贴装电子元器件101，以减小封装结构1的体积；同时，在载板100的第一表面或第二表面贴装通流柱103。
其中，电子元器件101具体可包括电阻、电感、电容、芯片、电源裸芯片中的一种或任意组合。在一具体实施方式中，在载板100的第一表面贴装电阻、电容、芯片、电源裸芯片及部分电感，在载板100的第二表面贴装部分电感和通流柱103，以使载板100的至少一表面上贴装有电子元器件101和通流柱103。
当然，在其它实施方式中，电子元器件101还可包括二极管、晶体管，本实施例对此并不加以限制。
具体的，上述通流柱103具体可包括第一通流柱1030和第二通流柱1031，在具体实施过程中，在载板100的第二表面贴装第一通流柱1030，在贴装在载板100第二表面上的电子元器件101远离载板100的一侧表面贴装第二通流柱1031。
具体的，载板100具体可为印制电路板。
步骤S11：对电子元器件和通流柱进行封装，以形成封装体。
具体的，采用注塑设备对电子元器件101和通流柱103进行塑封，且塑封材料采用环氧树脂和二氧化硅的混合物，以避免电子元器件101和通流柱103直接与大气接触，进而对电子元器件101和通流柱103进行保护。
具体的，参见图4，为本申请一具体实施方式提供的封装结构的制作方法的流程示意图；在该实施方式中，步骤S11之后还包括：
步骤S110：对封装体的至少一表面进行研磨，以露出通流柱。
其中，封装体10包括第一研磨面和第二研磨面，第一研磨面背离载板100的第二表面设置，第二研磨面背离载板100的第一表面设置。在具体实施过程中，对载板100的第一研磨面和第二研磨面中的至少一个研磨面进行研磨；具体的，可仅对封装体10的第二研磨面进行研磨，以露出通流柱103；当然，也可同时对封装体10的第一研磨面进行研磨以露出至少部分电子元器件101。
在对封装体10的表面进行研磨之后，还包括步骤S12：在封装体的一侧表面电镀金属层，以形成若干外接引脚。
具体的，在封装体10的第二研磨面电镀金属层，以使该金属层与露出的通流柱103的一侧表面接触，以实现二者之间的连通；其中，金属层具体可为铜层。
具体的，经步骤S12处理所形成的至少部分外接引脚11的位置与通流柱103的位置对应，以使通流柱103与外接引脚11连通，从而使通流柱103通过该外接引脚11与外界设备连通；另外，经上述步骤S12处理所形成的外接引脚11的横向面积大于通流柱103的横向面积，从而有效提高了二者之间的对位精度，使得产品的通流能力有效提高。
此外，由于该外接引脚11是在封装体10的一侧表面电镀金属层形成的，相比于现有技术中提高载板，在载板上设置焊盘，将通流柱103与载板上的焊盘对接的方法，本申请的制作方法无需与通流柱103进行对准，即可使形成的外接引脚11与通流柱103之间实现精准对位，从而不仅省去了通流柱103与焊盘对位的过程，使得制作方法更为简单，且有效保证了外接引脚11与通流柱103之间的对位精度，使得产品的通流能力有效提高；另外，由于本申请的制作方法不需要将制作所得的封装体10贴装在另一设置有焊盘的载板上，以使封装体10中的电子元器件101通过载板上的焊盘与外界设备连通，从而使得本申请的制作方法不仅省去了载板的使用，且避免了在载板的相应位置设置焊盘的过程，从而使得制作方法更为简单，生产成本有效降低。
具体的，经步骤S10至步骤S12处理所得的产品的结构具体可参见图3。
本实施例提供的封装结构的制作方法，通过提供载板100，载板100的至少一表面上贴装有电子元器件101及通流柱103，对电子元器件101和通流柱103进行封装，以形成封装体10，在封装体10的一侧表面电镀金属层，以形成若干外接引脚11，从而制得封装结构1；其中，至少部分外接引脚11的位置与通流柱103的位置对应，以使通流柱103通过外接引脚11与外界设备连通；同时，由于该外接引脚11是在封装体10的一侧表面通过电镀金属层而形成的，相比于现有技术中将通流柱103与载板上的焊盘对接的方法，本申请的制作方法无需与通流柱103进行对准，即可使形成的外接引脚11与通流柱103之间实现精准对位，从而不仅省去了对准过程，使得制作方法更为简单，且有效保证了外接引脚11与通流柱103之间的对位精度，有效提高了产品的通流能力；另外，由于本申请的制作方法不需要将制作所得的封装体10贴装在另一设置有焊盘的载板上，以使封装体10中的电子元器件101通过载板上的焊盘与外界设备连通，从而使得本申请的制作方法不仅省去了载板的使用，且避免了在载板的相应位置设置焊盘的过程，从而使得制作方法更为简单，生产成本有效降低；此外，由于该外接引脚11的横向面积相比于现有技术中与通流柱103连接的焊盘的横向面积较大，从而有效提高了产品的散热能力。
请参阅图5至图6，其中，图5为本申请一实施例提供的图2中步骤S11的具体流程示意图；图6为图5中步骤S200至步骤S201所对应的产品结构示意图。
在本实施例中，与上述第一实施例不同的是，步骤S11具体包括：
步骤S200：对载板的第一表面上的电子元器件进行封装，以形成封装组件。
具体的，对载板100第一表面上的电子元器件101进行封装以形成第一封装层1020，封装组件包括载板100、载板100上的电子元器件101及第一封装层1020，其中，封装组件的具体结构可参见图6。
步骤S201：对载板的第二表面上的电子元器件和通流柱进行封装，以形成封装体。
其中，第二表面与第一表面背离设置。
可以理解的是，在该实施例中，载板100的第一表面和第二表面均贴装有电子元器件101。
具体的，对载板100的第二表面上的电子元器件101和通流柱103进行封装以形成为第二封装层1021，封装体10包括封装组件和第二封装层1021，其具体结构可参见图6。
请参阅图7至图8，其中，图7为本申请一实施例提供的图2中步骤S12的流程示意图；图8为图7中步骤S300至步骤S301所对应的产品结构示意图。
在本实施例中，与上述第二实施例不同的是，步骤S12具体包括：
步骤S300：在封装体的一侧表面电镀金属层，以形成焊垫层。
具体的，经步骤S300处理之后的产品结构具体可参见图8。
具体的，在一实施方式中，参见图9和图10，其中，图9为图7中步骤S300的具体流程示意图；图10为图9中步骤S400至步骤S402所对应的产品结构示意图。具体的，步骤S300具体包括：
步骤S400：在封装体的一侧表面溅镀铜钛合金，以形成铜钛合金层。
具体的，铜钛合金溅镀在封装体10的第二研磨面，即溅镀在封装体10远离载板100第一表面的一侧表面，且覆盖整个第二研磨面。
具体的，铜钛合金层200的厚度具体可为0.3-3微米。
步骤S401：在铜钛合金层远离载板的一侧表面电镀铜层。
具体的，铜层201覆盖整个铜钛合金层200，且铜层201的厚度具体可为20微米。
步骤S402：在铜层远离铜钛合金层的一侧表面电镀锡层，以形成焊垫层。
具体的，锡层202覆盖整个铜层201，且锡层202的厚度具体可为5微米。
可以理解的是，在该实施方式中，焊垫层20包括依次层叠设置的铜钛合金层200、铜层201及锡层202；其中，铜钛合金层200电镀在封装体10的一侧表面，锡层202电镀在铜层201远离铜钛合金层200的一侧表面，铜层201电镀在铜钛合金层200和锡层202的之间。
具体的，经步骤S400至步骤S402处理所得的产品的结构具体可参见图10。
经步骤S300处理之后还包括步骤S301：对焊垫层进行图形化处理，以形成若干外接引脚。
具体的，对焊垫层20的表面进行图形化处理，以使焊垫层20变成若干独立的外接引脚11，以避免短路。具体的，若干外接引脚11的位置分别与通流柱103的位置对应，以使通流柱103与外接引脚11连通。
具体的，经步骤S300和步骤S301处理之后的产品结构具体可参见图8。
在一具体实施方式中，参见图11和图12，其中，图11为图7中步骤S301的具体流程示意图，图12为图11中步骤S500至步骤S502所对应的产品结构示意图，步骤S301具体包括：
步骤S500：去除焊垫层表面第一预设位置处的锡层。
具体的，该第一预设位置是指部分焊垫层20没有与通流柱103对应的位置。
具体的，采用激光的方式去除焊垫层20表面第一预设位置处的锡层202，以防对其它位置的锡层202造成破坏。
可以理解的是，与通流柱103位置对应的焊垫层20表面的锡层202没有去除，且该位置的锡层202的横向面积不小于通流柱103的横向面积，以保证通流柱103与焊垫层20之间能够完全对准，进而保证产品的通流能力。
步骤S501：对焊垫层表面的第一预设位置进行处理，以去除第一预设位置处的铜层。
具体的，对焊垫层20表面的第一预设位置进行蚀刻以去除第一预设位置处的铜层201。
步骤S502：去除焊垫层表面第一预设位置处的铜钛合金层，以形成若干外接引脚。
具体的，采用激光去除焊垫层20表面第一预设位置处的铜钛合金层200，以防在去除铜钛合金层200的过程中对封装体10的表面造成损坏。
具体的，经步骤S500至步骤S502处理之后的产品结构具体可参见图12。
请参阅图13，为本申请另一实施例提供的图2中步骤S12的流程示意图；在本实施例中，提供另一种封装结构的制作方法，该制作方法与上述第二实施例不同的是，步骤S12具体包括：
步骤S600：在封装体的若干第二预设位置分别溅镀铜钛合金，以形成铜钛合金层。
具体的，第二预设位置是指焊垫层20表面与通流柱103对应的位置，即在具体实施过程中，仅在封装层102表面与通流柱103对应的位置溅镀铜钛合金，而不在其它位置溅镀铜钛合金，从而可进一步降低生产成本；可以理解的是，当通流柱103裸露在封装体10的一侧表面上时，该部分铜钛合金层200与通流柱103远离载板100的一侧表面接触，以使二者连通。
在具体实施过程中，溅镀的铜钛合金层200的横向面积不小于通流柱103的横向面积，以保证通流柱103与铜钛合金层200完全对准，进而有效保证产品的通流能力。
具体的，溅镀的铜钛合金层200的厚度具体可为0.3-3微米。
步骤S601：在铜钛合金层远离载板的一侧表面依次电镀铜层及锡层，以形成若干外接引脚。
具体的，铜层201和锡层202的横向面积与铜钛合金层200的横向面积相同。
具体的，铜层201的厚度可为20微米，锡层202的厚度可为5微米。
请参阅图14和图15，其中，图14为本申请另一实施例提供的封装结构1的制作方法的流程示意图；图15为本申请图14中步骤S10至步骤S14所对应的产品结构示意图。在本实施例中，与上述第一实施例不同的是，步骤S12之后还包括：
步骤S13：去除外接引脚表面的锡层。
具体的，采用激光去除外接引脚11表面的锡层202。
步骤S14：对外接引脚的表面进行涂覆，以形成保护层对外接引脚进行保护。
具体的，在外接引脚11的表面进行化金处理，以形成一层保护膜，防止铜层201直接与大气接触，进而影响其导电性能。
具体的，经步骤S10至步骤S14处理之后的产品的具体结构可参见图15。
需要说明的是，本申请上述实施例所涉及的产品的结构示意图均是以封装体10中包括一个封装结构1进行示例性说明；在具体实施方式中，上述封装体10中可包括若干如图1所示的封装结构1，此时，在步骤S14之后还包括对封装体10进行切割，以形成如图1所示的若干单个封装结构1。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (14)
1.一种封装结构的制作方法，其特征在于，包括：
提供载板，所述载板的至少一表面上贴装有电子元器件和通流柱；
对所述电子元器件和所述通流柱进行封装，以形成封装体；
在所述封装体的一侧表面电镀金属层，以形成若干外接引脚；其中，所述在所述封装体的一侧表面电镀金属层，以形成若干外接引脚，具体包括：在所述封装体的一侧表面溅镀铜钛合金，以形成铜钛合金层；在所述铜钛合金层远离所述载板的一侧表面电镀铜层；在所述铜层远离所述铜钛合金层的一侧表面电镀锡层，以形成焊垫层；对所述焊垫层进行图形化处理，以形成若干外接引脚；或者具体包括：在所述封装体的若干第二预设位置分别溅镀铜钛合金，以形成铜钛合金层；在所述铜钛合金层远离所述载板的一侧表面依次电镀铜层及锡层，以形成若干外接引脚；
其中，至少部分所述外接引脚的位置与所述通流柱的位置对应，所述通流柱通过所述外接引脚与外界设备连通，且所述外接引脚的横向面积大于所述通流柱的横向面积。
2.根据权利要求1所述的封装结构的制作方法，其特征在于，所述对所述电子元器件和所述通流柱进行封装，以形成封装体，具体包括：
对所述载板的第一表面上的所述电子元器件进行封装，以形成封装组件；
对所述载板的第二表面上的所述电子元器件和所述通流柱进行封装，以形成封装体，其中，所述第一表面和所述第二表面背离设置。
3.根据权利要求1所述的封装结构的制作方法，其特征在于，所述对所述电子元器件和所述通流柱进行封装，以形成封装体的步骤之后，还包括：
对所述封装体的至少一表面进行研磨，以露出所述通流柱。
4.根据权利要求1所述的封装结构的制作方法，其特征在于，所述对所述焊垫层进行图形化处理，以形成若干外接引脚，具体包括：
去除所述焊垫层表面第一预设位置处的所述锡层；
对所述焊垫层表面的第一预设位置进行处理，以去除所述第一预设位置处的所述铜层；
去除所述焊垫层表面第一预设位置处的所述铜钛合金层，以形成若干外接引脚。
5.根据权利要求1或4所述的封装结构的制作方法，其特征在于，所述在所述封装体的一侧表面电镀金属层，以形成若干外接引脚的步骤之后，还包括：
去除所述外接引脚表面的锡层；
对所述外接引脚的表面进行涂覆，以形成保护层对所述外接引脚进行保护。
6.根据权利要求1-4任一项所述的封装结构的制作方法，其特征在于，所述通流柱包括第一通流柱和第二通流柱，所述第一通流柱和所述第二通流柱设置在所述载板的同侧；且所述第一通流柱贴装在所述载板的一侧表面，所述第二通流柱贴装在所述电子元器件远离所述载板的一侧表面。
7.根据权利要求1所述的封装结构的制作方法，其特征在于，所述铜钛合金层为0.3-3微米，所述铜层为20微米，所述锡层为3微米。
8.一种封装结构，其特征在于，包括：
封装体，包括载板、贴装在所述载板至少一表面上的电子元器件以及封装层，其中，所述封装层覆盖于所述电子元器件远离所述载板的一侧表面，并配合所述载板将所述电子元器件封装；
外接引脚，设置在所述封装体的一侧表面，用于将所述封装体上的电子元器件与外界设备连通；其中，所述外接引脚通过在所述封装体的一侧表面溅镀铜钛合金，以形成铜钛合金层；然后在所述铜钛合金层远离所述载板的一侧表面电镀铜层；之后在所述铜层远离所述铜钛合金层的一侧表面电镀锡层，以形成焊垫层；最后对所述焊垫层进行图形化处理形成；或者所述外接引脚通过在所述封装体的若干第二预设位置分别溅镀铜钛合金，以形成铜钛合金层；然后在所述铜钛合金层远离所述载板的一侧表面依次电镀铜层及锡层形成；
其中，所述载板的一侧表面还贴装有通流柱，所述通流柱与所述外接引脚连接，用于将所述电子元器件与所述外接引脚连通；且所述通流柱的横向面积小于所述外接引脚的横向面积。
9.根据权利要求8所述的封装结构，其特征在于，所述电子元器件包括电阻、电感、电容、芯片、电源裸芯片中的一种或任意组合。
10.根据权利要求9所述的封装结构，其特征在于，所述载板包括第一表面和与所述第一表面背离设置的第二表面，所述载板的第一表面贴装有所述电阻、电容、芯片、电源裸芯片及部分所述电感，所述载板的第二表面贴装有通流柱和部分所述电感。
11.根据权利要求10所述的封装结构，其特征在于，所述电源裸芯片通过粘合剂贴装在所述载板上，或通过锡球或铜柱贴装在所述载板上。
12.根据权利要求8-11任一项所述的封装结构，其特征在于，所述通流柱包括第一通流柱和第二通流柱，所述第一通流柱和所述第二通流柱设置在所述载板的同侧；且所述第一通流柱贴装在所述载板上，所述第二通流柱贴装在所述电子元器件远离所述载板的一侧。
13.根据权利要求10所述的封装结构，其特征在于，所述封装层包括第一封装层和第二封装层；
所述第一封装层覆盖于所述载板第一表面上的所述电子元器件远离所述载板的一侧表面，并配合所述载板将所述电子元器件封装；
所述第二封装层覆盖于所述载板第二表面上的所述通流柱和/或所述电子元器件远离所述载板的一侧表面，并配合所述载板将所述通流柱和/或所述电子元器件封装。
14.根据权利要求8-11任一项所述的封装结构，其特征在于，所述载板为印制电路板；
所述外接引脚包括铜钛合金层、铜层及保护层；其中，所述铜钛合金为0.3-3微米，所述铜层为20微米，所述保护层为3微米。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2019111732449 | 2019-11-26 | ||
| CN201911173244 | 2019-11-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112864022A CN112864022A (zh) | 2021-05-28 |
| CN112864022B true CN112864022B (zh) | 2024-03-22 |
Family
ID=75996152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010485905.8A Active CN112864022B (zh) | 2019-11-26 | 2020-06-01 | 封装结构的制作方法及封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112864022B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106129016A (zh) * | 2016-08-10 | 2016-11-16 | 江阴芯智联电子科技有限公司 | 双向集成埋入式芯片重布线pop封装结构及其制作方法 |
| CN106601627A (zh) * | 2016-12-21 | 2017-04-26 | 江苏长电科技股份有限公司 | 先封后蚀电镀铜柱导通三维封装结构的工艺方法 |
| WO2018113573A1 (zh) * | 2016-12-21 | 2018-06-28 | 江苏长电科技股份有限公司 | 一种具有低电阻损耗三维封装结构及其工艺方法 |
| CN108807325A (zh) * | 2017-05-04 | 2018-11-13 | 无锡天芯互联科技有限公司 | 一种新型的芯片封装结构及其制作方法 |
| CN208819865U (zh) * | 2018-08-17 | 2019-05-03 | 深南电路股份有限公司 | 开关管及其芯片组件 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102522380B (zh) * | 2011-12-21 | 2014-12-03 | 华为技术有限公司 | 一种PoP封装结构 |
| US10211139B2 (en) * | 2012-05-24 | 2019-02-19 | Unimicron Technology Corp. | Chip package structure |
| TWI517321B (zh) * | 2014-12-08 | 2016-01-11 | 旭德科技股份有限公司 | 封裝結構及其製作方法 |
| KR20170085833A (ko) * | 2016-01-15 | 2017-07-25 | 삼성전기주식회사 | 전자 부품 패키지 및 그 제조방법 |
| TWI603456B (zh) * | 2016-09-30 | 2017-10-21 | 矽品精密工業股份有限公司 | 電子封裝結構及其製法 |
-
2020
- 2020-06-01 CN CN202010485905.8A patent/CN112864022B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106129016A (zh) * | 2016-08-10 | 2016-11-16 | 江阴芯智联电子科技有限公司 | 双向集成埋入式芯片重布线pop封装结构及其制作方法 |
| CN106601627A (zh) * | 2016-12-21 | 2017-04-26 | 江苏长电科技股份有限公司 | 先封后蚀电镀铜柱导通三维封装结构的工艺方法 |
| WO2018113573A1 (zh) * | 2016-12-21 | 2018-06-28 | 江苏长电科技股份有限公司 | 一种具有低电阻损耗三维封装结构及其工艺方法 |
| WO2018113575A1 (zh) * | 2016-12-21 | 2018-06-28 | 江苏长电科技股份有限公司 | 先封后蚀电镀铜柱导通三维封装结构及其工艺方法 |
| CN108807325A (zh) * | 2017-05-04 | 2018-11-13 | 无锡天芯互联科技有限公司 | 一种新型的芯片封装结构及其制作方法 |
| CN208819865U (zh) * | 2018-08-17 | 2019-05-03 | 深南电路股份有限公司 | 开关管及其芯片组件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112864022A (zh) | 2021-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7511371B2 (en) | Multiple die integrated circuit package | |
| US7352058B2 (en) | Methods for a multiple die integrated circuit package | |
| US11721614B2 (en) | Method of manufacturing semiconductor devices and corresponding semiconductor device having vias and pads formed by laser | |
| JP3032964B2 (ja) | ボールグリッドアレイ半導体のパッケージ及び製造方法 | |
| US7772686B2 (en) | Memory card fabricated using SiP/SMT hybrid technology | |
| US10186488B2 (en) | Manufacturing method of semiconductor package and manufacturing method of semiconductor device | |
| US8728864B2 (en) | Method of fabricating a memory card using SIP/SMT hybrid technology | |
| US8330267B2 (en) | Semiconductor package | |
| KR20110128748A (ko) | 이중 측부 연결부를 구비한 집적회로 패키징 시스템 및 이의 제조 방법 | |
| US20070155247A1 (en) | Rounded contact fingers on substrate/PCB for crack prevention | |
| US20040164410A1 (en) | Die package | |
| KR101106234B1 (ko) | 고 용량 메모리 카드를 위한 단일층 기판을 형성하는 방법 | |
| CN106298699A (zh) | 封装结构以及封装方法 | |
| EP0623954B1 (en) | Molded plastic packaging of electronic devices | |
| US5559305A (en) | Semiconductor package having adjacently arranged semiconductor chips | |
| CN112864022B (zh) | 封装结构的制作方法及封装结构 | |
| CN214043658U (zh) | 封装结构 | |
| EP2884242B1 (en) | Sensor Package And Manufacturing Method | |
| CN112992874B (zh) | 封装结构的制作方法及封装结构 | |
| US11862544B2 (en) | Electronic assembly | |
| KR100501878B1 (ko) | 반도체패키지 | |
| JP2586696B2 (ja) | 表面実装型プラスチックパッケージ | |
| WO2007053606A2 (en) | Multiple die integrated circuit package | |
| KR20010111661A (ko) | 반도체패키지 | |
| WO2008018738A1 (en) | Fabricating method for chip molding type semiconductor package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |