KR100370839B1 - 반도체패키지용써킷테이프 - Google Patents

Abstract

본 발명은 반도체 패키지용 써킷테이프에 관한 것으로, 써킷테이프의 구조는 제1 비전도성 필름과 제2 비전도성 필름의 사이에 회로패턴이 형성되며, 상기한 제1 비전도성 필름에는 솔더볼이 회로패턴에 융착될 수 있도록 솔더볼랜드가 형성되고, 와이어가 본딩되는 영역이 오픈되며, 이 오픈된 영역으로 상기한 회로패턴의 일단이 위치되어 복수개의 본드핑거가 형성되어 있고, 상기한 본드핑거의 선단부에는 수직방향으로 위치하도록 전기도금을 위한 버스라인을 형성하고, 이 버스라인에 상기한 본드핑거의 선단부를 상기 본드핑거의 폭 보다 작은 폭으로 연장 형성하여 연결된 것이고, 이러한 써킷테이프를 웨이퍼에 열압착에 의해 라미레이션 함으로써, 불량을 방지할 수 있도록 된 것이다.

Description

반도체 패키지용 써킷테이프

본 발명은 반도체 패키지용 써킷테이프에 관한 것이다.

일반적으로 전자 제품, 통신 기기, 컴퓨터 등 반도체 패키지가 실장되는 전자 제품들이 소형화되어 가고 있는 추세에 따라 반도체 패키지의 크기를 기능의 저하없이 소형화시키고, 고다핀을 구현하면서 경박단소화 하고자 하는 새로운 형태의 반도체 패키지(예를 들면, 반도체칩의 크기와 동일한 크기로 형성되는 칩 사이즈 패키지)가 개발되어 있다.

이러한 반도체 패키지는, 다수의 반도체칩이 형성되어 있는 웨이퍼상에 회로패턴이 형성되어 있는 써킷테이프를 접착시킨 채, 웨이퍼상에서 와이어본딩, 인캡슐레이션 및 솔더볼 융착을 마친 후, 마지막 단계에서 상기한 웨이퍼를 각각의 반도체칩으로 절단하여 독립된 반도체 패키지를 완성하는 방법에 의해 제조되는 것이 일반적이다.

상기한 반도체 패키지를 제조함에 있어서, 웨이퍼상에 접착되는 써킷테이프는 상기한 웨이퍼상에 형성되어 있는 다수의 반도체칩과 대응하도록 다수개의 유니트가 형성되어 있다.

이러한 써킷테이프에 형성된 유니트의 구조는, 제1 비전도성 필름(22)과 제2 비전도성 필름(23)의 사이에 회로패턴(21)이 형성되며, 상기한 제1 비전도성 필름(22)에는 솔더볼이 회로패턴(21)에 융착될 수 있도록 솔더볼랜드(25)가 형성되고, 와이어가 본딩되는 영역이 오픈되며, 이 오픈된 영역으로 상기한 회로패턴(21)의 일단이 위치되어 복수개의 본드핑거(24)가 형성되어 있다.

여기서, 상기한 솔더볼랜드(25)에는 솔더볼이 용이하게 융착될 수 있도록 니켈(Ni)/금(Au) 도금을 하고, 상기한 본드핑거(24)에는 와이어가 용이하게 본딩될수 있도록 금(Au) 도금을 하는 것이 필수적이다. 이와 같은 도금은 무전해 도금(Electroless Plating)과 전해 도금(Electrolytic Plating)을 사용한다.

상기한 전해도금을 하기 위해서는 상기 써킷테이프에 형성된 모든 회로패턴을 전기적으로 도통되도록 버스라인(26 ; Bus Line)에 서로 연결시켜 주어야 하고, 이러한 버스라인은 반도체 패키지의 완성후에는 상기한 버스라인에 의해 회로패턴이 서로 도통되는 것을 방지하도록 제거하여야 한다.

따라서, 종래에는 상기한 버스라인(26)을 써킷테이프의 유니트와 유니트 사이에 형성하여 추후의 절단공정에서 상기한 버스라인(26)이 제거되도록 하고 있다.

그러나, 반도체 패키지의 크기가 작은 칩 사이즈 패키지로 갈수록 이들 유니트(20')와 유니트(20') 간의 간격은 좁아져서 상기한 절단공정에서 정확한 위치로 절단하기란 매우 난이함으로써, 미세한 오차만 발생하여도 상기한 버스라인(26)이 제거되지 못하고, 이로 인한 불량이 발생된다.

즉, 각 유니트(20')와 유니트 사이의 버스라인(26) 일부가 남아 있게 되면, 인접한 회로패턴 끼리는 서로 도통되어 불량의 반도체 패키지를 대량으로 생산하는 문제점을 내포하고 있었다.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 발명된 것으로서, 써킷테이프에 형성된 회로패턴에 전기도금을 할 수 있도록 모든 회로패턴을 연결하는 버스라인을 와이어가 본딩되는 영역이 오픈되는 위치에 형성하여 상기한 오픈 영역을 제거시에 상기한 버스라인이 커팅되도록 하여 버스라인에 의한 불량을 방지하도록 된 반도체 패키지용 써킷테이프를 제공함에 있다.

도 1은 써킷테이프의 일예를 도시한 평면도

도 2는 써킷테이프의 구조를 나타낸 단면도

도 3은 도 1의 "A"부 확대도로써, 종래의 써킷테이프에 버스라인이 형성된 상태를

나타낸 평면도

도 4는 도 1의 "A"부 확대도로써, 본 발명에 따른 써킷테이프에 버스라인이 형성된 상태를 나타낸 평면도

- 도면의 주요 부분에 대한 부호의 설명 -

10 - 웨이퍼 20 - 써킷테이프

21 - 회로패턴 22,23 - 제1,2 비전도성 필름

24 - 본드핑거 25 - 솔더볼랜드

26 - 버스라인

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

본 발명에 따른 써킷테이프의 구조는, 제1 비전도성 필름(22)과 제2 비전도성 필름(23)의 사이에 회로패턴(21)이 형성되며, 상기한 제1 비전도성 필름(22)에는 솔더볼이 회로패턴(21)에 융착될 수 있도록 솔더볼랜드(25)가 형성되고, 와이어가 본딩되는 영역이 오픈되며, 이 오픈된 영역으로 상기한 회로패턴(21)의 일단이 위치되어 복수개의 본드핑거(24)가 형성되어 있고, 상기한 본드핑거(24)의 선단부에 수직방향으로 위치하도록 전기도금을 위한 버스라인(26)을 형성하고, 이 버스라인(26)에 상기한 본드핑거(24)의 선단부를 상기 본드핑거(24)의 폭 보다 작은 폭으로 연장 형성하여 연결되어 있다.

여기서, 전해도금을 위한 버스라인(26)을 상기한 와이어가 본딩되는 영역이 오픈되는 위치에 형성함으로서, 상기한 솔더볼랜드(25)에는 솔더볼이 용이하게 융착될 수 있도록 니켈(Ni)/금(Au) 도금을 하고, 상기한 본드핑거(24)에는 와이어가 용이하게 본딩될 수 있도록 금(Au) 도금을 한 후에 상기한 버스라인(26)을 간단하게 제거할 수 있다.

즉, 상기한 와이어가 본딩되는 영역의 오픈된 위치에는 상하부가 완전히 관통되는 관통공(27 ; 첨부된 도면 도 4의 가상선으로 도시된 부분)을 형성하는데, 이러한 관통공(27)을 상기한 써킷테이프(20)에 전기도금을 완료한 후에 관통시키게 되면, 이 위치에 있는 버스라인(26)은 자연스럽게 제거된다. 따라서, 버스라인(26)에 의한 불량을 방지할 수 있다.

이상의 설명에서와 같이 본 발명은, 써킷테이프에 형성된 회로패턴에 전기도금을 할 수 있도록 모든 회로패턴을 연결하는 버스라인을 와이어가 본딩되는 영역이 오픈되는 위치에 형성하여 전기도금을 하고, 이러한 버스라인을 상기 오픈 영역을 제거시에 함게 제거되도록 함으로써, 버스라인에 의한 불량을 방지할 수 있는 효과가 있다.

Claims (1)

1. 제1비전도성 필름과 제2비전도성 필름 사이에 복수의 회로패턴이 형성되고, 상기 제1비전도성 필름에는 솔더볼이 상기 회로패턴에 융착될 수 있도록 솔더볼랜드가 형성되며, 와이어가 본딩되는 영역이 오픈되고, 이 오픈된 영역으로 상기 회로패턴의 일단이 연장되어 복수개의 본드핑거가 형성되며, 상기 본드핑거의 선단부에는 대략 직사각 형태의 관통공이 형성되어 있고, 상기 관통공 내측에는 상기 본드핑거의 길이 방향과 수직 방향을 이루며 상기 본드핑거 및 솔더볼랜드의 전기도금을 가능하게 하는 버스라인이 형성되고, 상기 버스라인에는 상기 본드핑거의 선단부가 상기 본드핑거의 폭보다 작은 폭으로 연장 형성되어 연결된 것을 특징으로 하는 반도체 패키지용 써킷테이프.