JPH09252064A - Ｂｇａ型半導体装置 - Google Patents
Ｂｇａ型半導体装置Info
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- JPH09252064A JPH09252064A JP5896196A JP5896196A JPH09252064A JP H09252064 A JPH09252064 A JP H09252064A JP 5896196 A JP5896196 A JP 5896196A JP 5896196 A JP5896196 A JP 5896196A JP H09252064 A JPH09252064 A JP H09252064A
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- semiconductor device
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/361—Assembling flexible printed circuits with other printed circuits
- H05K3/363—Assembling flexible printed circuits with other printed circuits by soldering
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
- H05K3/386—Improvement of the adhesion between the insulating substrate and the metal by the use of an organic polymeric bonding layer, e.g. adhesive
Abstract
(57)【要約】
【課題】 ポリイミドフィルムを介してエラストマに貼
着しているため、エラストマの効果を十分に発揮できな
い。また、ポリイミドフィルムは弾性係数が高いため、
テンションメンバーとなってエラストマの応力吸収の効
果を十分に引き出せない。また、温度サイクルの信頼性
が低い。 【解決手段】 ポリイミドフィルム１０３に銅箔を貼着
し、この銅箔に配線パターン１０５を形成してＴＡＢテ
ープを構成する。このＴＡＢテープを半導体チップ１０
１に貼着し、配線パターン１０５に形成されたランドに
バンプ１０６を接続する。ポリイミドフィルム１０３と
銅箔との接着は、弾性係数が１００Ｍｐａ以下の低弾性
接着剤１０４を用いる。これにより、バンプ１０６に加
わる応力が低弾性接着剤１０４による低弾性層によって
吸収される。
着しているため、エラストマの効果を十分に発揮できな
い。また、ポリイミドフィルムは弾性係数が高いため、
テンションメンバーとなってエラストマの応力吸収の効
果を十分に引き出せない。また、温度サイクルの信頼性
が低い。 【解決手段】 ポリイミドフィルム１０３に銅箔を貼着
し、この銅箔に配線パターン１０５を形成してＴＡＢテ
ープを構成する。このＴＡＢテープを半導体チップ１０
１に貼着し、配線パターン１０５に形成されたランドに
バンプ１０６を接続する。ポリイミドフィルム１０３と
銅箔との接着は、弾性係数が１００Ｍｐａ以下の低弾性
接着剤１０４を用いる。これにより、バンプ１０６に加
わる応力が低弾性接着剤１０４による低弾性層によって
吸収される。
Description
【０００１】
【発明の属する技術分野】本発明は、大規模化のための
半導体装置に係り、特に、ＢＧＡ型の半導体装置に関す
るものである。
半導体装置に係り、特に、ＢＧＡ型の半導体装置に関す
るものである。
【０００２】
【従来の技術】最近、ＡＳＩＣ（Application specific
integrated circuit)用のパッケージとしてＢＧＡ（ B
all grid array）が注目されている。従来より多ピン
化、高速化の要求に対してはＱＦＰ（ Quad flat packa
ge）が用いられてきた。しかし、ＱＦＰは、２５０ピ
ン、５０ＭＨｚが上限であるため、これ以上の要求に対
してはＢＧＡが用いられる。ＢＧＡは、３７０ピン、１
５５ＭＨｚまで対応できるため、今後、本格的に採用さ
れる状況にある。
integrated circuit)用のパッケージとしてＢＧＡ（ B
all grid array）が注目されている。従来より多ピン
化、高速化の要求に対してはＱＦＰ（ Quad flat packa
ge）が用いられてきた。しかし、ＱＦＰは、２５０ピ
ン、５０ＭＨｚが上限であるため、これ以上の要求に対
してはＢＧＡが用いられる。ＢＧＡは、３７０ピン、１
５５ＭＨｚまで対応できるため、今後、本格的に採用さ
れる状況にある。
【０００３】図６は従来のＴ−ＢＧＡ（Ｔａｐｅ−ＢＧ
Ａ）パッケージの構成を示す断面図である。半導体チッ
プ２０１の片面には接着剤２０２を介してポリイミドフ
ィルム２０３が貼着され、このポリイミドフィルム２０
３の表面には、接着剤２０４を介して銅箔配線２０５が
貼着されている。この銅箔配線２０５の端部はインナー
リード２０６を形成しており、その先端は半導体チップ
２０１のランドに接続される。更に、銅箔配線２０５の
表面には、銅箔配線２０５上のランド部分を除いてソル
ダレジスト２０７が塗布されている。そして、銅箔配線
２０５上のランド部分には、バンプ２０８が接続されて
いる。基板等への実装は、このバンプ２０８を介して行
われる。接着剤２０４には、ＦＰＣ用の１０００〜１０
０００Ｍｐａの高弾性係数を有するものが用いられる。
Ａ）パッケージの構成を示す断面図である。半導体チッ
プ２０１の片面には接着剤２０２を介してポリイミドフ
ィルム２０３が貼着され、このポリイミドフィルム２０
３の表面には、接着剤２０４を介して銅箔配線２０５が
貼着されている。この銅箔配線２０５の端部はインナー
リード２０６を形成しており、その先端は半導体チップ
２０１のランドに接続される。更に、銅箔配線２０５の
表面には、銅箔配線２０５上のランド部分を除いてソル
ダレジスト２０７が塗布されている。そして、銅箔配線
２０５上のランド部分には、バンプ２０８が接続されて
いる。基板等への実装は、このバンプ２０８を介して行
われる。接着剤２０４には、ＦＰＣ用の１０００〜１０
０００Ｍｐａの高弾性係数を有するものが用いられる。
【０００４】図７は図６におけるランド部の詳細構成を
示す底面図である。バンプ２０８が接続される銅箔配線
２０５上のランド２０９は、銅箔配線２０５の一部がソ
ルダレジスト２０７から円形に露出している。そして、
このランド２０９は、めっき、はんだペーストの印刷等
により形成される。このような構成のＴ−ＢＧＡは、高
度の信頼性が求められている。特に、−５０℃〜＋１５
０℃の温度域までの動作を保証する温度サイクル試験が
重要視されている。この試験条件においては、通常のプ
リント基板の熱膨張係数が１５〜２０ＰＰＭ／℃である
のに対し、シリコンチップの熱膨張係数が３ＰＰＭ／℃
であるため、プリント基板に直接に接続されるバンプ部
分に対して熱応力が発生する。この熱応力の発生より、
はんだで接合する基板とバンプの界面部分に脆性クラッ
クが発生する。
示す底面図である。バンプ２０８が接続される銅箔配線
２０５上のランド２０９は、銅箔配線２０５の一部がソ
ルダレジスト２０７から円形に露出している。そして、
このランド２０９は、めっき、はんだペーストの印刷等
により形成される。このような構成のＴ−ＢＧＡは、高
度の信頼性が求められている。特に、−５０℃〜＋１５
０℃の温度域までの動作を保証する温度サイクル試験が
重要視されている。この試験条件においては、通常のプ
リント基板の熱膨張係数が１５〜２０ＰＰＭ／℃である
のに対し、シリコンチップの熱膨張係数が３ＰＰＭ／℃
であるため、プリント基板に直接に接続されるバンプ部
分に対して熱応力が発生する。この熱応力の発生より、
はんだで接合する基板とバンプの界面部分に脆性クラッ
クが発生する。
【０００５】この問題を解決するために、図８に示す構
成のＢＧＡ型半導体装置が提案されている。図中、図６
と同一であるものには同一引用数字を用いたので、重複
する説明は省略する。このＢＧＡ型半導体装置は、ポリ
イミドフィルム２０３、接着剤２０４、銅箔配線２０
５、及びソルダレジスト２０７によってＴＡＢテープ２
１０とし、このＴＡＢテープ２１０と接着剤２０２との
間にエラストマ２１１を貼着してエラストマ付きＴＡＢ
テープ２１２とし、このエラストマ付きＴＡＢテープ２
１２を半導体チップ２０１に貼着して構成されている。
エラストマ２１１を設けたことにより、熱膨張ストレス
を吸収することができる。
成のＢＧＡ型半導体装置が提案されている。図中、図６
と同一であるものには同一引用数字を用いたので、重複
する説明は省略する。このＢＧＡ型半導体装置は、ポリ
イミドフィルム２０３、接着剤２０４、銅箔配線２０
５、及びソルダレジスト２０７によってＴＡＢテープ２
１０とし、このＴＡＢテープ２１０と接着剤２０２との
間にエラストマ２１１を貼着してエラストマ付きＴＡＢ
テープ２１２とし、このエラストマ付きＴＡＢテープ２
１２を半導体チップ２０１に貼着して構成されている。
エラストマ２１１を設けたことにより、熱膨張ストレス
を吸収することができる。
【０００６】
【発明が解決しようとする課題】しかし、従来のＢＧＡ
型半導体装置によると、ポリイミドフィルムを介してエ
ラストマに貼着しているため、エラストマの効果を十分
に発揮できなかった。通常、ポリイミドフィルム及びエ
ラストマは共に１００μｍの厚みであるが、ポリイミド
フィルムはテンションメンバーとなってエラストマの応
力吸収の効果を十分に引き出せない。これは、ポリイミ
ドフィルムの弾性係数が１００００Ｍｐａ程度と高いこ
とによる。
型半導体装置によると、ポリイミドフィルムを介してエ
ラストマに貼着しているため、エラストマの効果を十分
に発揮できなかった。通常、ポリイミドフィルム及びエ
ラストマは共に１００μｍの厚みであるが、ポリイミド
フィルムはテンションメンバーとなってエラストマの応
力吸収の効果を十分に引き出せない。これは、ポリイミ
ドフィルムの弾性係数が１００００Ｍｐａ程度と高いこ
とによる。
【０００７】また、温度サイクルの信頼性は、通常、１
０００〜２０００サイクルにおいてバンプに異常のない
ことが要求されているが、現状のＴ−ＢＧＡでは５００
サイクル程度の信頼性にとどまっている。そこで本発明
は、バンプに加わる応力の吸収効果に優れるＢＧＡ型半
導体装置を提供することを目的としている。
０００〜２０００サイクルにおいてバンプに異常のない
ことが要求されているが、現状のＴ−ＢＧＡでは５００
サイクル程度の信頼性にとどまっている。そこで本発明
は、バンプに加わる応力の吸収効果に優れるＢＧＡ型半
導体装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】絶縁シートに金属箔を貼
着し、この金属箔に配線パターンを形成したＴＡＢテー
プに半導体チップ等を貼着し、前記配線パターンのイン
ナーリードを前記半導体チップの電極に接続し、前記配
線パターンのバンプ等を接続した構成のＢＧＡ型半導体
装置において、前記絶縁シートと前記金属箔は、１００
Ｍｐａ以下の低弾性係数の接着剤を用いた構成にしてい
る。
着し、この金属箔に配線パターンを形成したＴＡＢテー
プに半導体チップ等を貼着し、前記配線パターンのイン
ナーリードを前記半導体チップの電極に接続し、前記配
線パターンのバンプ等を接続した構成のＢＧＡ型半導体
装置において、前記絶縁シートと前記金属箔は、１００
Ｍｐａ以下の低弾性係数の接着剤を用いた構成にしてい
る。
【０００９】この構成によれば、バンプに加わる応力が
銅箔を介して設けられた低弾性接着剤による低弾性層に
よって吸収される。また、エラストマのように処理工程
が複雑でないため、組み立て工程の簡略化が可能にな
る。この結果、パッケージのコスト低減及び小型化が可
能になる。前記低弾性係数の接着剤は、シリコンエラス
トマ又は低弾性エポキシ樹脂を用いることができる。
銅箔を介して設けられた低弾性接着剤による低弾性層に
よって吸収される。また、エラストマのように処理工程
が複雑でないため、組み立て工程の簡略化が可能にな
る。この結果、パッケージのコスト低減及び小型化が可
能になる。前記低弾性係数の接着剤は、シリコンエラス
トマ又は低弾性エポキシ樹脂を用いることができる。
【００１０】この構成によれば、厚みを薄くしても所望
の弾性を得ることができ、ＴＡＢテープ全体の厚みを薄
くすることができ、パッケージの小型化が可能になる。
半導体チップ等に貼着される銅箔と、前記銅箔に塗布さ
れる１００Ｍｐａ以下の低弾性係数の接着剤層と、前記
接着剤層に貼着された配線パターンと、前記配線パター
ンに接続されたバンプとを具備した構成によっても達成
される。
の弾性を得ることができ、ＴＡＢテープ全体の厚みを薄
くすることができ、パッケージの小型化が可能になる。
半導体チップ等に貼着される銅箔と、前記銅箔に塗布さ
れる１００Ｍｐａ以下の低弾性係数の接着剤層と、前記
接着剤層に貼着された配線パターンと、前記配線パター
ンに接続されたバンプとを具備した構成によっても達成
される。
【００１１】この構成によれば、バンプに加わる応力が
銅箔を介して設けられた低弾性接着剤による低弾性層に
よって吸収される。そして、２層に設けた銅箔の一方を
グランドとして用いることができるため、電磁波放射雑
音を低減することができる。また、エラストマのように
処理工程が複雑でないため、組み立て工程の簡略化が可
能になる。この結果、パッケージのコスト低減及び小型
化が可能になる。
銅箔を介して設けられた低弾性接着剤による低弾性層に
よって吸収される。そして、２層に設けた銅箔の一方を
グランドとして用いることができるため、電磁波放射雑
音を低減することができる。また、エラストマのように
処理工程が複雑でないため、組み立て工程の簡略化が可
能になる。この結果、パッケージのコスト低減及び小型
化が可能になる。
【００１２】前記接着剤層は、シリコンエラストマ又は
低弾性エポキシ樹脂を用いることができる。この構成に
よれば、厚みを薄くしても所望の弾性を得ることがで
き、ＴＡＢテープ全体の厚みを薄くすることができ、パ
ッケージの小型化が可能になる。
低弾性エポキシ樹脂を用いることができる。この構成に
よれば、厚みを薄くしても所望の弾性を得ることがで
き、ＴＡＢテープ全体の厚みを薄くすることができ、パ
ッケージの小型化が可能になる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を基に説明する。図１は本発明によるＢＧＡ型半
導体装置の第１の実施の形態を示す部分断面図である。
ＬＳＩチップ１０１の片面には、接着剤１０２を介して
ポリイミドフィルム１０３が貼着されている。このポリ
イミドフィルム１０３の表面には、低弾性接着剤１０４
を介して銅箔配線１０５が貼着されている。この銅箔配
線１０５の一部に形成されたランド（不図示）には、バ
ンプ１０６が接続されている。更に、バンプ１０６以外
の銅箔配線１０５の表面全域は、ソルダレジスト１０７
によって覆われている。低弾性接着剤１０４には、シリ
コンエラストマ系、或いは低弾性のエポキシ系接着剤
（例えば、１００Ｍｐａの弾性係数を有するもの）を用
いることができ、その厚みは５０μｍ程度である。ま
た、銅箔配線１０５には圧延銅箔を用いている。
て図面を基に説明する。図１は本発明によるＢＧＡ型半
導体装置の第１の実施の形態を示す部分断面図である。
ＬＳＩチップ１０１の片面には、接着剤１０２を介して
ポリイミドフィルム１０３が貼着されている。このポリ
イミドフィルム１０３の表面には、低弾性接着剤１０４
を介して銅箔配線１０５が貼着されている。この銅箔配
線１０５の一部に形成されたランド（不図示）には、バ
ンプ１０６が接続されている。更に、バンプ１０６以外
の銅箔配線１０５の表面全域は、ソルダレジスト１０７
によって覆われている。低弾性接着剤１０４には、シリ
コンエラストマ系、或いは低弾性のエポキシ系接着剤
（例えば、１００Ｍｐａの弾性係数を有するもの）を用
いることができ、その厚みは５０μｍ程度である。ま
た、銅箔配線１０５には圧延銅箔を用いている。
【００１４】このように、従来のエラストマに代えて低
弾性接着剤１０４を用い、これをポリイミドフィルム１
０３と銅箔配線１０５の間に設けたことにより、温度サ
イクルの信頼性が向上し、１０００ｈをクリアすること
ができた。また、低弾性接着剤１０４を従来のエラスト
マ（１００μｍ）の約半分にすることができるため、パ
ッケージの薄型化を図ることができる。
弾性接着剤１０４を用い、これをポリイミドフィルム１
０３と銅箔配線１０５の間に設けたことにより、温度サ
イクルの信頼性が向上し、１０００ｈをクリアすること
ができた。また、低弾性接着剤１０４を従来のエラスト
マ（１００μｍ）の約半分にすることができるため、パ
ッケージの薄型化を図ることができる。
【００１５】図２は放熱キャップ１０８にＬＳＩチップ
１０１が固定されたタイプの半導体装置に図１の構成を
適用した例である。放熱キャップ１０８の中央部に設け
られた凹部１０８ａ内にＬＳＩチップ１０１が配設さ
れ、このＬＳＩチップ１０１の周辺に図１の構成による
ＴＡＢテープ１０９（接着剤１０２、ポリイミドフィル
ム１０３、低弾性接着剤１０４、銅箔配線１０５及びソ
ルダレジスト１０７より成る）が貼着される。
１０１が固定されたタイプの半導体装置に図１の構成を
適用した例である。放熱キャップ１０８の中央部に設け
られた凹部１０８ａ内にＬＳＩチップ１０１が配設さ
れ、このＬＳＩチップ１０１の周辺に図１の構成による
ＴＡＢテープ１０９（接着剤１０２、ポリイミドフィル
ム１０３、低弾性接着剤１０４、銅箔配線１０５及びソ
ルダレジスト１０７より成る）が貼着される。
【００１６】銅箔配線１０５の内側端に形成されている
インナーリード１０５ａは、ＬＳＩチップ１０１の下面
の周辺部に設けられている電極に対し、バンプ１１０に
より接続される。図２の構成によれば、ＴＡＢテープ１
０９をＬＳＩチップ１０１の周辺に配置できるため、配
線の面積を大きくとれる。したがって、ＬＳＩチップ１
０１に多ピンのものを用いることが可能になる。例え
ば、５７６ピンのＬＳＩチップの使用が可能になる。ま
た、組み立て費用の削減も可能になった。更に、パッケ
ージの薄型化が可能になる。
インナーリード１０５ａは、ＬＳＩチップ１０１の下面
の周辺部に設けられている電極に対し、バンプ１１０に
より接続される。図２の構成によれば、ＴＡＢテープ１
０９をＬＳＩチップ１０１の周辺に配置できるため、配
線の面積を大きくとれる。したがって、ＬＳＩチップ１
０１に多ピンのものを用いることが可能になる。例え
ば、５７６ピンのＬＳＩチップの使用が可能になる。ま
た、組み立て費用の削減も可能になった。更に、パッケ
ージの薄型化が可能になる。
【００１７】図３は本発明によるＢＧＡ型半導体装置の
第２の実施の形態を示す部分断面図である。ＬＳＩチッ
プ１０１の片面には、接着剤１０２を介して銅箔１１１
が貼着され、この銅箔１１１の表面には低弾性接着剤１
０４を介して銅箔配線１１２が貼着されている。銅箔１
１１は配線に用いられず、ＴＡＢテープの抗張力を維
持、すなわち形状保持のためにのみ用いられる。
第２の実施の形態を示す部分断面図である。ＬＳＩチッ
プ１０１の片面には、接着剤１０２を介して銅箔１１１
が貼着され、この銅箔１１１の表面には低弾性接着剤１
０４を介して銅箔配線１１２が貼着されている。銅箔１
１１は配線に用いられず、ＴＡＢテープの抗張力を維
持、すなわち形状保持のためにのみ用いられる。
【００１８】更に、銅箔配線１１２の一部に形成された
ランド（不図示）には、バンプ１０６が接続されてい
る。そして、バンプ１０６以外の銅箔配線１１２の表面
全域はソルダレジスト１０７によって覆われている。低
弾性接着剤１０４には末硬化のシリコンエラストマを用
いることができ、これを連続印刷法によって銅箔１１１
の全面にコートした。また、低弾性接着剤１０４には、
低弾性のエポキシ系接着剤（例えば、１００Ｍｐａの弾
性係数を有するもの）を用いることもできる。具体的に
は、低弾性のエポキシ樹脂に対し、耐熱性のシリコンゴ
ム系を混合させたポリマーアロイの構成になっており、
その張り付け温度を１５０℃にして製作する。
ランド（不図示）には、バンプ１０６が接続されてい
る。そして、バンプ１０６以外の銅箔配線１１２の表面
全域はソルダレジスト１０７によって覆われている。低
弾性接着剤１０４には末硬化のシリコンエラストマを用
いることができ、これを連続印刷法によって銅箔１１１
の全面にコートした。また、低弾性接着剤１０４には、
低弾性のエポキシ系接着剤（例えば、１００Ｍｐａの弾
性係数を有するもの）を用いることもできる。具体的に
は、低弾性のエポキシ樹脂に対し、耐熱性のシリコンゴ
ム系を混合させたポリマーアロイの構成になっており、
その張り付け温度を１５０℃にして製作する。
【００１９】このように、従来のエラストマに代えて銅
箔１１１と銅箔配線１１２の間に低弾性接着剤１０４を
配設したことにより、温度サイクルの信頼性が向上し、
１０００ｈをクリアすることができた。また、組み立て
費用の削減も可能になった。更に、高価なポリイミドフ
ィルムを用いないため、ＴＡＢテープとパッケージのコ
スト低減が大幅に改善される。
箔１１１と銅箔配線１１２の間に低弾性接着剤１０４を
配設したことにより、温度サイクルの信頼性が向上し、
１０００ｈをクリアすることができた。また、組み立て
費用の削減も可能になった。更に、高価なポリイミドフ
ィルムを用いないため、ＴＡＢテープとパッケージのコ
スト低減が大幅に改善される。
【００２０】図４は放熱キャップ１０８にＬＳＩチップ
１０１が固定されたタイプの半導体装置に図３の構成を
適用した例である。放熱キャップ１０８の中央部に設け
られた凹部１０８ａ内にＬＳＩチップ１０１が配設さ
れ、このＬＳＩチップ１０１の周辺に図１の構成による
ＴＡＢテープ１１３（接着剤１０２、銅箔配線１１１、
低弾性接着剤１０４、銅箔配線１１２及びソルダレジス
ト１０７より成る）が貼着されている。
１０１が固定されたタイプの半導体装置に図３の構成を
適用した例である。放熱キャップ１０８の中央部に設け
られた凹部１０８ａ内にＬＳＩチップ１０１が配設さ
れ、このＬＳＩチップ１０１の周辺に図１の構成による
ＴＡＢテープ１１３（接着剤１０２、銅箔配線１１１、
低弾性接着剤１０４、銅箔配線１１２及びソルダレジス
ト１０７より成る）が貼着されている。
【００２１】更に、銅箔配線１１２の内側端に形成され
ているインナーリード１１２ａは、ＬＳＩチップ１０１
の下面の周辺部に設けられている電極に対し、バンプ１
１０により接続される。図４の構成によれば、図２の構
成と同様に、ＬＳＩチップ１０１の周辺にＴＡＢテープ
１０９を配置できるため、配線の面積を大きくとれる。
したがって、ＬＳＩチップ１０１に多ピンのものを用い
ることが可能になる。例えば、５７６ピンのＬＳＩチッ
プの使用が可能になる。
ているインナーリード１１２ａは、ＬＳＩチップ１０１
の下面の周辺部に設けられている電極に対し、バンプ１
１０により接続される。図４の構成によれば、図２の構
成と同様に、ＬＳＩチップ１０１の周辺にＴＡＢテープ
１０９を配置できるため、配線の面積を大きくとれる。
したがって、ＬＳＩチップ１０１に多ピンのものを用い
ることが可能になる。例えば、５７６ピンのＬＳＩチッ
プの使用が可能になる。
【００２２】
【実施例】次に、以上の各構成における実施例を具体的
に説明する。 （実施例１）図１に示した構成において、幅３５ｍｍ、
厚み７５μｍで、且つ両面に末硬化のエポキシ系接着剤
が塗布されたポリイミドフィルム１０３を用い（市販
品）、図５に示すような形状（平面図）のＴＡＢテープ
を試作した。また、銅箔配線１０５には、２５μｍ厚、
２６ｍｍ幅の圧延銅箔を用いた。このほか、低弾性接着
剤１０４には５０μｍ厚のシリコンエラストマを用い
た。
に説明する。 （実施例１）図１に示した構成において、幅３５ｍｍ、
厚み７５μｍで、且つ両面に末硬化のエポキシ系接着剤
が塗布されたポリイミドフィルム１０３を用い（市販
品）、図５に示すような形状（平面図）のＴＡＢテープ
を試作した。また、銅箔配線１０５には、２５μｍ厚、
２６ｍｍ幅の圧延銅箔を用いた。このほか、低弾性接着
剤１０４には５０μｍ厚のシリコンエラストマを用い
た。
【００２３】まず、圧延銅箔を７５μｍ厚のポリイミド
フィルム１０３に貼着した。この貼り合わせには、ロー
ルラミネータを使用した。すなわち、末硬化のシリコン
エラストマをポリイミドフィルム１０３側に連続印刷塗
布した後、圧延銅箔を沿わせて貼り付けた。この状態の
まま、１２０℃（エポキシ系接着剤の硬化温度は１６０
℃であるため、この時にエポキシ系接着剤が硬化する恐
れはない）で１時間の加熱雰囲気に置き、シリコンエラ
ストマを硬化させ、弾性係数が１Ｍｐａの低弾性層を生
成した。
フィルム１０３に貼着した。この貼り合わせには、ロー
ルラミネータを使用した。すなわち、末硬化のシリコン
エラストマをポリイミドフィルム１０３側に連続印刷塗
布した後、圧延銅箔を沿わせて貼り付けた。この状態の
まま、１２０℃（エポキシ系接着剤の硬化温度は１６０
℃であるため、この時にエポキシ系接着剤が硬化する恐
れはない）で１時間の加熱雰囲気に置き、シリコンエラ
ストマを硬化させ、弾性係数が１Ｍｐａの低弾性層を生
成した。
【００２４】この後、通常のフォトケミカルエッチング
により、配線パターンとランドを形成した。この配線パ
ターン形成及びこの後のめっき工程においては、末硬化
のエポキシ接着剤は仮接着性のポリエステルの２５μｍ
厚の保護フィルムを貼り付けてあるため、外部から汚染
される恐れはない。エッチングパターンはＬＳＩチップ
１０１と接続するインナーリードの数及びランドの数共
に３０４である。インナーリードのピッチは１００μｍ
であり、ＬＳＩチップ１０１のサイズは８ｍｍである。
したがって、２６ｍｍ幅の銅箔に対し、図５に示すよう
に、２列の配線取りを行った。図５では配線の図示を省
略しており、全て同じ配線が各個に配置されている。配
線パターンのエッチング完了後、めっきを必要としない
部分にはソルダーレジストをスクリーン印刷法で形成
し、０．５μｍ厚の金めっきをインナーリード１１４と
ランド１１５に対して行った。
により、配線パターンとランドを形成した。この配線パ
ターン形成及びこの後のめっき工程においては、末硬化
のエポキシ接着剤は仮接着性のポリエステルの２５μｍ
厚の保護フィルムを貼り付けてあるため、外部から汚染
される恐れはない。エッチングパターンはＬＳＩチップ
１０１と接続するインナーリードの数及びランドの数共
に３０４である。インナーリードのピッチは１００μｍ
であり、ＬＳＩチップ１０１のサイズは８ｍｍである。
したがって、２６ｍｍ幅の銅箔に対し、図５に示すよう
に、２列の配線取りを行った。図５では配線の図示を省
略しており、全て同じ配線が各個に配置されている。配
線パターンのエッチング完了後、めっきを必要としない
部分にはソルダーレジストをスクリーン印刷法で形成
し、０．５μｍ厚の金めっきをインナーリード１１４と
ランド１１５に対して行った。
【００２５】このようにして製作された図５の如きＴＡ
Ｂテープを用いてＬＳＩチップ１０１の組み込みを行っ
た。すなわち、８ｍｍ角のＬＳＩチップ１０１をＴＡＢ
テープのエポキシ系接着剤側にホットバーを用いて接着
した。この場合の接着温度は１７０度にした。接着は１
秒で終了させ、接着剤を更に硬化させるため、１６０℃
の温度で３０分間のアフターベークを行った。この後、
インナーリードのＬＳＩチップ１０１への接続をシング
ルポイントボンディング法によって行い、最後にエポキ
シ系の封止剤で封止し、パッケージの組み立てを完了し
た。
Ｂテープを用いてＬＳＩチップ１０１の組み込みを行っ
た。すなわち、８ｍｍ角のＬＳＩチップ１０１をＴＡＢ
テープのエポキシ系接着剤側にホットバーを用いて接着
した。この場合の接着温度は１７０度にした。接着は１
秒で終了させ、接着剤を更に硬化させるため、１６０℃
の温度で３０分間のアフターベークを行った。この後、
インナーリードのＬＳＩチップ１０１への接続をシング
ルポイントボンディング法によって行い、最後にエポキ
シ系の封止剤で封止し、パッケージの組み立てを完了し
た。
【００２６】（実施例２）次に、図２の構成について実
施を試みた。インナーリード１０５ａのピッチを０．１
ｍｍとし、ＬＳＩチップ１０１（５７６ピン）の寸法を
１５ｍｍとした。また、ＴＡＢテープ１０９のサイズは
全体で４８ｍｍ幅とし、パッケージの最終的なサイズを
３５ｍｍ角とした。そして、実施例１と同様に組み立て
を行い、シリコンと同じ熱膨張係数を持つＣｕ−Ｗ合金
による放熱キャップ１０８を取り付けた。ＬＳＩチップ
１０１と放熱キャップ１０８の接着には、エポキシ系接
着剤を用いた。
施を試みた。インナーリード１０５ａのピッチを０．１
ｍｍとし、ＬＳＩチップ１０１（５７６ピン）の寸法を
１５ｍｍとした。また、ＴＡＢテープ１０９のサイズは
全体で４８ｍｍ幅とし、パッケージの最終的なサイズを
３５ｍｍ角とした。そして、実施例１と同様に組み立て
を行い、シリコンと同じ熱膨張係数を持つＣｕ−Ｗ合金
による放熱キャップ１０８を取り付けた。ＬＳＩチップ
１０１と放熱キャップ１０８の接着には、エポキシ系接
着剤を用いた。
【００２７】（実施例３）次に、図３の構成について実
施を試みた。この実施例では、図５のような形状のＴＡ
Ｂテープを用いた。銅箔１１１及び銅箔配線１１２に
は、２５μｍ厚、２６ｍｍ幅の圧延銅箔を用いた。ま
た、低弾性接着剤１０４には末硬化のシリコンエラスト
マを用い、これを連続印刷法によって銅箔１１１の片面
全域にコートした。更に、低弾性接着剤１０４の他面に
は銅箔配線１１２を貼着した。この状態のまま、１２０
℃（エポキシ系接着剤の硬化温度は１６０℃であるた
め、この時にエポキシ系接着剤が硬化する恐れはない）
で１時間の加熱雰囲気に置き、シリコンエラストマを硬
化させ、弾性係数が１Ｍｐａの低弾性層を生成した。次
に、通常のフォトケミカルエッチングにより、銅箔配線
１１２に配線パターンとランドを形成した。
施を試みた。この実施例では、図５のような形状のＴＡ
Ｂテープを用いた。銅箔１１１及び銅箔配線１１２に
は、２５μｍ厚、２６ｍｍ幅の圧延銅箔を用いた。ま
た、低弾性接着剤１０４には末硬化のシリコンエラスト
マを用い、これを連続印刷法によって銅箔１１１の片面
全域にコートした。更に、低弾性接着剤１０４の他面に
は銅箔配線１１２を貼着した。この状態のまま、１２０
℃（エポキシ系接着剤の硬化温度は１６０℃であるた
め、この時にエポキシ系接着剤が硬化する恐れはない）
で１時間の加熱雰囲気に置き、シリコンエラストマを硬
化させ、弾性係数が１Ｍｐａの低弾性層を生成した。次
に、通常のフォトケミカルエッチングにより、銅箔配線
１１２に配線パターンとランドを形成した。
【００２８】図３に示した構成のＴＡＢテープ１１３を
用いてＬＳＩチップ１０１の組み込みを行った。すなわ
ち、３０４本のインナーリード（１００μｍピッチ）及
びランドを有する８ｍｍ角のＬＳＩチップ１０１をＴＡ
Ｂテープ１１３の接着剤１０２（エポキシ系接着剤）側
にホットバーを用いて接着した。この場合の接着温度は
１７０度にした。接着は１秒で終了させ、接着剤を更に
硬化させるため、１６０℃の温度で３０分間のアフター
ベークを行った。この後、インナーリードのＬＳＩチッ
プ１０１への接続をシングルポイントボンディング法に
よって行い、最後にエポキシ系の封止剤で封止し、パッ
ケージの組み立てを完了した。
用いてＬＳＩチップ１０１の組み込みを行った。すなわ
ち、３０４本のインナーリード（１００μｍピッチ）及
びランドを有する８ｍｍ角のＬＳＩチップ１０１をＴＡ
Ｂテープ１１３の接着剤１０２（エポキシ系接着剤）側
にホットバーを用いて接着した。この場合の接着温度は
１７０度にした。接着は１秒で終了させ、接着剤を更に
硬化させるため、１６０℃の温度で３０分間のアフター
ベークを行った。この後、インナーリードのＬＳＩチッ
プ１０１への接続をシングルポイントボンディング法に
よって行い、最後にエポキシ系の封止剤で封止し、パッ
ケージの組み立てを完了した。
【００２９】（実施例４）次に、図４の構成について実
施を試みた。ＬＳＩチップ１０１には５７６ピンのもの
を用いた。インナーリード１０５ａのピッチを０．１ｍ
ｍとし、ＬＳＩチップ１０１の寸法は１５ｍｍとした。
また、ＴＡＢテープ１０９のサイズは全体で４８ｍｍ幅
とし、パッケージの最終的なサイズを３５ｍｍ角とし
た。実施例１と同様に組み立てを行い、シリコンと同じ
熱膨張係数を持つＣｕ−Ｗ合金の放熱キャップ１０８を
取り付けた。ＬＳＩチップ１０１と放熱キャップ１０８
の接着には、エポキシ系接着剤を用いた。
施を試みた。ＬＳＩチップ１０１には５７６ピンのもの
を用いた。インナーリード１０５ａのピッチを０．１ｍ
ｍとし、ＬＳＩチップ１０１の寸法は１５ｍｍとした。
また、ＴＡＢテープ１０９のサイズは全体で４８ｍｍ幅
とし、パッケージの最終的なサイズを３５ｍｍ角とし
た。実施例１と同様に組み立てを行い、シリコンと同じ
熱膨張係数を持つＣｕ−Ｗ合金の放熱キャップ１０８を
取り付けた。ＬＳＩチップ１０１と放熱キャップ１０８
の接着には、エポキシ系接着剤を用いた。
【００３０】（実施例５）図３おいて、銅箔１１１の裏
面をグランドにするため、スルーホールを作り、銅箔配
線１１２のグランド配線に連結した。この構成以外の部
分については、実施例３と同一であるので、説明は省略
する。この実施例による銅箔の裏面は形状保持としての
み機能する。
面をグランドにするため、スルーホールを作り、銅箔配
線１１２のグランド配線に連結した。この構成以外の部
分については、実施例３と同一であるので、説明は省略
する。この実施例による銅箔の裏面は形状保持としての
み機能する。
【００３１】
【発明の効果】以上より明らかな如く、本発明によれ
ば、バンプに加わる応力が銅箔を介して設けられた低弾
性接着剤による薄手の低弾性層によって吸収され、ま
た、組み立て工程の簡略化が可能になり、パッケージの
コスト低減および小型化が可能になる。
ば、バンプに加わる応力が銅箔を介して設けられた低弾
性接着剤による薄手の低弾性層によって吸収され、ま
た、組み立て工程の簡略化が可能になり、パッケージの
コスト低減および小型化が可能になる。
【００３２】また、銅箔及び銅箔配線により２層化し、
銅箔配線をグランドとして用いることができるため、電
磁波放射雑音を低減することができる。また、銅箔と銅
箔配線の間に低弾性層を設けた構成では高価なポリイミ
ドフィルムを設けないため、パッケージのコスト低減及
び小型化が可能になる。
銅箔配線をグランドとして用いることができるため、電
磁波放射雑音を低減することができる。また、銅箔と銅
箔配線の間に低弾性層を設けた構成では高価なポリイミ
ドフィルムを設けないため、パッケージのコスト低減及
び小型化が可能になる。
【図１】本発明のＢＧＡ型半導体装置の第１の実施の形
態を示す部分断面図である。
態を示す部分断面図である。
【図２】ＬＳＩチップに放熱キャップを取り付けた構成
の半導体装置に図１の構成を適用した例を示す断面図で
ある。
の半導体装置に図１の構成を適用した例を示す断面図で
ある。
【図３】本発明のＢＧＡ型半導体装置の第２の実施の形
態を示す部分断面図である。
態を示す部分断面図である。
【図４】ＬＳＩチップに放熱キャップを取り付けた構成
の半導体装置に図３の構成を適用した例を示す断面図で
ある。
の半導体装置に図３の構成を適用した例を示す断面図で
ある。
【図５】本発明の実施例で使用したＴＡＢテープの平面
図である。
図である。
【図６】従来のＴ−ＢＧＡパッケージの構成を示す断面
図である。
図である。
【図７】図６におけるランド部の詳細構成を示す底面図
である。
である。
【図８】熱応力の問題を改善した従来のＢＧＡ型半導体
装置の主要部の構成を示す断面図である。
装置の主要部の構成を示す断面図である。
１０１ ＬＳＩチップ １０２ 接着剤 １０３ ポリイミドフィルム １０４ 低弾性接着剤 １０５ 銅箔配線 １０６ バンプ １０８ 放熱キャップ １０９，１１３ ＴＡＢテープ １１１ 銅箔 １１２ 銅箔配線
Claims (4)
- 【請求項１】絶縁シートに金属箔を貼着し、この金属箔
に配線パターンを形成したＴＡＢテープに半導体チップ
等を貼着し、前記配線パターンのインナーリードを前記
半導体チップの電極に接続し、前記配線パターンのバン
プ等を接続した構成のＢＧＡ型半導体装置において、 前記絶縁シートと前記金属箔は、１００Ｍｐａ以下の低
弾性係数の接着剤を用いて接着されたことを特徴とする
ＢＧＡ型半導体装置。 - 【請求項２】前記低弾性係数の接着剤は、シリコンエラ
ストマ又は低弾性エポキシ樹脂であることを特徴とする
請求項１記載のＢＧＡ型半導体装置。 - 【請求項３】半導体チップ等に貼着される銅箔と、 前記銅箔に塗布される１００Ｍｐａ以下の低弾性係数の
接着剤層と、 前記接着剤層に貼着された配線パターンと、 前記配線パターンに接続されたバンプとを具備すること
を特徴とするＢＧＡ型半導体装置。 - 【請求項４】前記接着剤層は、シリコンエラストマ又は
低弾性エポキシ樹脂であることを特徴とする請求項３記
載のＢＧＡ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5896196A JPH09252064A (ja) | 1996-03-15 | 1996-03-15 | Ｂｇａ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5896196A JPH09252064A (ja) | 1996-03-15 | 1996-03-15 | Ｂｇａ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252064A true JPH09252064A (ja) | 1997-09-22 |
Family
ID=13099447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5896196A Pending JPH09252064A (ja) | 1996-03-15 | 1996-03-15 | Ｂｇａ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252064A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302594B1 (ko) * | 1998-10-14 | 2001-09-22 | 김영환 | 반도체패키지용부재,반도체패키지및그제조방법 |
| KR100370839B1 (ko) * | 1998-08-31 | 2003-07-07 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지용써킷테이프 |
| KR100381844B1 (ko) * | 1998-08-31 | 2003-07-10 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지용써킷테이프 |
-
1996
- 1996-03-15 JP JP5896196A patent/JPH09252064A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370839B1 (ko) * | 1998-08-31 | 2003-07-07 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지용써킷테이프 |
| KR100381844B1 (ko) * | 1998-08-31 | 2003-07-10 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지용써킷테이프 |
| KR100302594B1 (ko) * | 1998-10-14 | 2001-09-22 | 김영환 | 반도체패키지용부재,반도체패키지및그제조방법 |
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