JPH1084055A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH1084055A JPH1084055A JP23705596A JP23705596A JPH1084055A JP H1084055 A JPH1084055 A JP H1084055A JP 23705596 A JP23705596 A JP 23705596A JP 23705596 A JP23705596 A JP 23705596A JP H1084055 A JPH1084055 A JP H1084055A
- Authority
- JP
- Japan
- Prior art keywords
- resin
- ball
- semiconductor device
- lead frame
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48095—Kinked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Wire Bonding (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】
【課題】ポリイミド配線基板を用いたCSPにおいて
は、ポリイミド配線基板上の金属配線にワイヤボンディ
ングするとき、ポリイミドが軟化し超音波が効き難く、
金ワイヤと金属配線との接合強度が弱くなる。このため
樹脂収縮や温度変化による内部応力によりワイヤ剥がれ
が起こりやすいので、接合強度を強化しなければならな
いという課題があった。 【解決手段】ポリイミド配線基板に代えて、複数の配線
と複数のボールランドとを備え、一定の厚みを持った金
属リードフレームを用いる。半導体素子を絶縁性接着膜
により該リードフレームの第1面に接着し、電極パッド
と該リードフレームの該配線とを金属細線により接続す
る。該ボールランドの第1面と反対の第2面を露出させ
て接合体全体を樹脂封止し、該ボールランドの樹脂に覆
われていない第2面に半田ボールを接着し外部電極とす
る。
は、ポリイミド配線基板上の金属配線にワイヤボンディ
ングするとき、ポリイミドが軟化し超音波が効き難く、
金ワイヤと金属配線との接合強度が弱くなる。このため
樹脂収縮や温度変化による内部応力によりワイヤ剥がれ
が起こりやすいので、接合強度を強化しなければならな
いという課題があった。 【解決手段】ポリイミド配線基板に代えて、複数の配線
と複数のボールランドとを備え、一定の厚みを持った金
属リードフレームを用いる。半導体素子を絶縁性接着膜
により該リードフレームの第1面に接着し、電極パッド
と該リードフレームの該配線とを金属細線により接続す
る。該ボールランドの第1面と反対の第2面を露出させ
て接合体全体を樹脂封止し、該ボールランドの樹脂に覆
われていない第2面に半田ボールを接着し外部電極とす
る。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置のパッケ
ージに関し、特にBGA(Ball GridArra
y.ボール・グリッド・アレイ)タイプのCSP(Ch
ip SizePackage.チップ・サイズ・パッ
ケージ或いはChip ScalePackage.チ
ップ・スケール・パッケージ)に関する。
ージに関し、特にBGA(Ball GridArra
y.ボール・グリッド・アレイ)タイプのCSP(Ch
ip SizePackage.チップ・サイズ・パッ
ケージ或いはChip ScalePackage.チ
ップ・スケール・パッケージ)に関する。
【0002】
【従来の技術】CSPとしては、例えば社団法人日本電
子機械工業会主催の第3回表面実装技術(SMT)フォ
ーラム’95資料集にあるように様々なものが提案され
ているが、中でも多ピン用途に適したCSPとしてBG
Aタイプのいくつかのものが提案されている。
子機械工業会主催の第3回表面実装技術(SMT)フォ
ーラム’95資料集にあるように様々なものが提案され
ているが、中でも多ピン用途に適したCSPとしてBG
Aタイプのいくつかのものが提案されている。
【0003】第1の例は、前記資料集のセッションC
「Status Update MCM/KGD/CS
P Development and Standar
dization in the United St
ates」の中でSLICCとして述べられているもの
で、ICチップとインターポーザー(プリント基板また
はセラミック基板)をフリップチップ接続したためパッ
ケージの外形寸法をICチップの外形より若干大きい寸
法に抑えることができるのが特徴である。
「Status Update MCM/KGD/CS
P Development and Standar
dization in the United St
ates」の中でSLICCとして述べられているもの
で、ICチップとインターポーザー(プリント基板また
はセラミック基板)をフリップチップ接続したためパッ
ケージの外形寸法をICチップの外形より若干大きい寸
法に抑えることができるのが特徴である。
【0004】第2の例は、前記資料集の同論文の中でμ
BGAとして述べられているもので、金で出来た金属箔
リードでICチップ上のパッドとボール電極が取り付け
られたテープとを結び、且つテープとICチップとの間
にエラストマを介在させることにより、実装状態でIC
チップとプリント基板との間で熱膨張係数差によって生
じる応力を吸収する構造をとっていることが特徴であ
る。
BGAとして述べられているもので、金で出来た金属箔
リードでICチップ上のパッドとボール電極が取り付け
られたテープとを結び、且つテープとICチップとの間
にエラストマを介在させることにより、実装状態でIC
チップとプリント基板との間で熱膨張係数差によって生
じる応力を吸収する構造をとっていることが特徴であ
る。
【0005】第3の例は、前記資料集のセッションC
「CSPの開発状況:BGAタイプ」に「Micro
Star BGA」として述べられているもので、図2
はその概略の断面図である。図2において、1はICチ
ップ(半導体素子)、4は金ワイヤ、5は樹脂、6は半
田ボール(外部電極)、10はポリイミドフィルム、1
1は銅箔、12は絶縁フィルムである。
「CSPの開発状況:BGAタイプ」に「Micro
Star BGA」として述べられているもので、図2
はその概略の断面図である。図2において、1はICチ
ップ(半導体素子)、4は金ワイヤ、5は樹脂、6は半
田ボール(外部電極)、10はポリイミドフィルム、1
1は銅箔、12は絶縁フィルムである。
【0006】
【発明が解決しようとする課題】第1の例は平面的およ
び立体的により小さいCSPを得るには優れた構造であ
るが、ICの電極パッドと同じ配線ピッチを持ったイン
ターポーザーを使用しなければならず、このようなイン
ターポーザーは高価であるため、CSPとしてのコスト
も高く成らざるを得ない。また、異なった2品種以上の
ICを製造する場合、ICの電極パッドの位置が少しで
も違えば、別のインターポーザーを使用しなければなら
ず、設計、在庫管理などの余分なコストが掛かることに
なり、やはりコスト高になる。
び立体的により小さいCSPを得るには優れた構造であ
るが、ICの電極パッドと同じ配線ピッチを持ったイン
ターポーザーを使用しなければならず、このようなイン
ターポーザーは高価であるため、CSPとしてのコスト
も高く成らざるを得ない。また、異なった2品種以上の
ICを製造する場合、ICの電極パッドの位置が少しで
も違えば、別のインターポーザーを使用しなければなら
ず、設計、在庫管理などの余分なコストが掛かることに
なり、やはりコスト高になる。
【0007】第2の例ではパッドとテープとを結ぶのに
金箔リードを使うためテープに厚い金メッキを施さなけ
ればならず、テープが高価になるためCSPとしてのコ
ストも高く成らざるを得ない。
金箔リードを使うためテープに厚い金メッキを施さなけ
ればならず、テープが高価になるためCSPとしてのコ
ストも高く成らざるを得ない。
【0008】第3の例では、ICの電極パッドとポリイ
ミドフィルム上の金属配線(通常、銅箔の表面にニッケ
ルが、更にその上に金がメッキされている)に金ワイヤ
をボンディングするとき超音波併用熱圧着法を用いる
が、ポリイミドフィルムは常温でも柔軟性を持っている
が、加熱すると更に軟化し超音波が効き難くなり金ワイ
ヤと金属配線との接合強度が弱く、使用時の温度変化に
よる内部応力などによる剥がれが起こり易いという欠点
がある。また、ポリイミドは吸湿しやすいので、リーク
電流が発生し易いという欠点もある。
ミドフィルム上の金属配線(通常、銅箔の表面にニッケ
ルが、更にその上に金がメッキされている)に金ワイヤ
をボンディングするとき超音波併用熱圧着法を用いる
が、ポリイミドフィルムは常温でも柔軟性を持っている
が、加熱すると更に軟化し超音波が効き難くなり金ワイ
ヤと金属配線との接合強度が弱く、使用時の温度変化に
よる内部応力などによる剥がれが起こり易いという欠点
がある。また、ポリイミドは吸湿しやすいので、リーク
電流が発生し易いという欠点もある。
【0009】
【課題を解決するための手段】本発明による半導体装置
においては、複数の配線と複数のボールランドとを備
え、一定の厚みを持った金属配線層と、複数の電極パッ
ドを備え、絶縁性接着膜により該金属配線層の第1面に
接着された半導体素子と、該電極パッドと該配線とを接
続する金属細線と、該半導体素子と該金属細線と該絶縁
性接着膜と該金属配線層との接合体の表面のうち少なく
とも、該金属配線層の第1面側と、該金属配線層の第1
面と反対の第2面のうち該ボールランドの部分を除いた
面を覆う樹脂と、該ボールランドの該樹脂に覆われてい
ない面に接着し、該樹脂表面から突出した複数のボール
電極とから成ることを特徴とする。
においては、複数の配線と複数のボールランドとを備
え、一定の厚みを持った金属配線層と、複数の電極パッ
ドを備え、絶縁性接着膜により該金属配線層の第1面に
接着された半導体素子と、該電極パッドと該配線とを接
続する金属細線と、該半導体素子と該金属細線と該絶縁
性接着膜と該金属配線層との接合体の表面のうち少なく
とも、該金属配線層の第1面側と、該金属配線層の第1
面と反対の第2面のうち該ボールランドの部分を除いた
面を覆う樹脂と、該ボールランドの該樹脂に覆われてい
ない面に接着し、該樹脂表面から突出した複数のボール
電極とから成ることを特徴とする。
【0010】また、本発明による半導体装置の製造方法
においては、複数の配線と複数のボールランドとを備
え、一定の厚みを持ったリードフレームの片面に、複数
の電極パッドを備えた半導体素子を絶縁性接着膜を介し
て接着する工程と、該電極パッドと該配線とを金属細線
により接続する工程と、該半導体素子と該金属細線と該
絶縁性接着膜と該リードフレームとの接合体の表面のう
ち少なくとも、該リードフレームの第1面側と、該リー
ドフレームの第1面と反対の第2面のうち該ボールラン
ドの部分を除いた面を樹脂により覆う工程と、該ボール
ランドの該樹脂に覆われていない面に金属ボールを熔着
して複数のボール電極を形成する工程と、該リードフレ
ームの該樹脂からはみ出した部分を切除する工程とから
成ることを特徴とする。
においては、複数の配線と複数のボールランドとを備
え、一定の厚みを持ったリードフレームの片面に、複数
の電極パッドを備えた半導体素子を絶縁性接着膜を介し
て接着する工程と、該電極パッドと該配線とを金属細線
により接続する工程と、該半導体素子と該金属細線と該
絶縁性接着膜と該リードフレームとの接合体の表面のう
ち少なくとも、該リードフレームの第1面側と、該リー
ドフレームの第1面と反対の第2面のうち該ボールラン
ドの部分を除いた面を樹脂により覆う工程と、該ボール
ランドの該樹脂に覆われていない面に金属ボールを熔着
して複数のボール電極を形成する工程と、該リードフレ
ームの該樹脂からはみ出した部分を切除する工程とから
成ることを特徴とする。
【0011】
【発明の実施の形態】本発明を実施例をもとに詳細に説
明する。図1は本発明の一実施例で、半導体装置の断面
図である。図1において、1はICチップ(半導体素
子)、2aは金属配線層で後述するリードフレーム2の
樹脂5内に封止された部分である。さらに、3は絶縁性
接着膜、4は金ワイヤ(金属細線)、5は樹脂、6はボ
ール電極(半田ボール)である。
明する。図1は本発明の一実施例で、半導体装置の断面
図である。図1において、1はICチップ(半導体素
子)、2aは金属配線層で後述するリードフレーム2の
樹脂5内に封止された部分である。さらに、3は絶縁性
接着膜、4は金ワイヤ(金属細線)、5は樹脂、6はボ
ール電極(半田ボール)である。
【0012】本発明の半導体装置の製造方法を説明す
る。まず、リードフレーム2を用意する。このリードフ
レーム2の平面形状を図4に示す。図4において、21
は後に金属ボールを熔着するためのボールランド、22
は配線、23は配線の一部で後に金属細線をボンディン
グする部分、25は樹脂封止工程において樹脂の流れ止
めとするダムバーである。リードフレームの材料として
は、最も一般的に用いられていてコストも安い42アロ
イや銅アロイなどでよい。リードフレームの製造にあた
っても特別のことは必要なく、半導体のプラスチックパ
ッケージ(QFP、SOP、PLCCなど)に用いられ
るリードフレームと同様に製造できる。ハーフエッチン
グなども必要なく、コストの安いプレス法でも製造可能
である。
る。まず、リードフレーム2を用意する。このリードフ
レーム2の平面形状を図4に示す。図4において、21
は後に金属ボールを熔着するためのボールランド、22
は配線、23は配線の一部で後に金属細線をボンディン
グする部分、25は樹脂封止工程において樹脂の流れ止
めとするダムバーである。リードフレームの材料として
は、最も一般的に用いられていてコストも安い42アロ
イや銅アロイなどでよい。リードフレームの製造にあた
っても特別のことは必要なく、半導体のプラスチックパ
ッケージ(QFP、SOP、PLCCなど)に用いられ
るリードフレームと同様に製造できる。ハーフエッチン
グなども必要なく、コストの安いプレス法でも製造可能
である。
【0013】次に図3(a)に示すように、リードフレ
ーム2にICチップ1を絶縁性接着フィルム3により接
着する。リードフレームとICチップの電気的な絶縁を
確かにするため、熱硬化性接着剤を用いる場合は液状の
接着剤より厚みを確保できるフィルム状の接着剤を用い
る方が好い。熱可塑性接着剤の場合はICウエファ裏面
に液状の熱可塑性接着剤を塗布したのち、加熱して溶剤
を飛ばして一旦硬化し、ダイシングしたのちICチップ
をリードフレームに加熱接着すれば絶縁膜の厚みを確保
できるので、この方法によることもできる。
ーム2にICチップ1を絶縁性接着フィルム3により接
着する。リードフレームとICチップの電気的な絶縁を
確かにするため、熱硬化性接着剤を用いる場合は液状の
接着剤より厚みを確保できるフィルム状の接着剤を用い
る方が好い。熱可塑性接着剤の場合はICウエファ裏面
に液状の熱可塑性接着剤を塗布したのち、加熱して溶剤
を飛ばして一旦硬化し、ダイシングしたのちICチップ
をリードフレームに加熱接着すれば絶縁膜の厚みを確保
できるので、この方法によることもできる。
【0014】次に図3(b)に示すように、ICチップ
上の電極パッドとリードフレーム2の配線の一部分23
とを金ワイヤ(金属細線)4で接続する。このとき超音
波併用熱圧着法を用いても、リードフレームは42アロ
イや銅アロイなどでできているため加熱しても軟化する
ことはなく、超音波は十分効くので必要十分な接合強度
が得られる。ワイヤボンディングが終わった接合体(I
Cチップ、絶縁性接着剤、金ワイヤ)を上から見た図を
図5として示す。図5において、50は後に形成される
樹脂の外形線である。
上の電極パッドとリードフレーム2の配線の一部分23
とを金ワイヤ(金属細線)4で接続する。このとき超音
波併用熱圧着法を用いても、リードフレームは42アロ
イや銅アロイなどでできているため加熱しても軟化する
ことはなく、超音波は十分効くので必要十分な接合強度
が得られる。ワイヤボンディングが終わった接合体(I
Cチップ、絶縁性接着剤、金ワイヤ)を上から見た図を
図5として示す。図5において、50は後に形成される
樹脂の外形線である。
【0015】次に図3(c)に示すように、前記の接合
体をリードフレームのボールランド21が下金型31の
突起部35に当接するように載せ、その上から上金型3
0を載せてリードフレームを上下金型で挟み、ゲート3
4から液化した樹脂を注入し硬化させる。図6に下金型
を斜め上方から見た俯瞰図を示す。下金型31の内壁下
面には突起35が設けられていて、この突起がリードフ
レームのボールランド21に当たった状態で樹脂が注入
されるため、樹脂が硬化したときボールランドの下面が
樹脂から露出する。
体をリードフレームのボールランド21が下金型31の
突起部35に当接するように載せ、その上から上金型3
0を載せてリードフレームを上下金型で挟み、ゲート3
4から液化した樹脂を注入し硬化させる。図6に下金型
を斜め上方から見た俯瞰図を示す。下金型31の内壁下
面には突起35が設けられていて、この突起がリードフ
レームのボールランド21に当たった状態で樹脂が注入
されるため、樹脂が硬化したときボールランドの下面が
樹脂から露出する。
【0016】次に図3(d)に示すように、樹脂5から
露出したボールランドに半田ボールを熔着して外部電極
とする。ボールランドにフラックスを塗布し、その上に
半田ボール40を載せ、半田の融点以上に加熱して接着
させたのち、フラックスを洗い流す。本発明のパッケー
ジでは、ボールランドの周りに摺り鉢状の壁を持った樹
脂の丘があるため、フラックスをランド毎に分離し易
く、また半田ボール同士が過度に近接するのを防ぐの
で、半田ボール溶融時に複数の半田ボールが合体してし
まう不具合を防止することが容易である。また別法とし
て、スクリーン印刷などによりボールランド上に半田ペ
ーストを塗布したのち、加熱溶融してボール電極を形成
することもできる。
露出したボールランドに半田ボールを熔着して外部電極
とする。ボールランドにフラックスを塗布し、その上に
半田ボール40を載せ、半田の融点以上に加熱して接着
させたのち、フラックスを洗い流す。本発明のパッケー
ジでは、ボールランドの周りに摺り鉢状の壁を持った樹
脂の丘があるため、フラックスをランド毎に分離し易
く、また半田ボール同士が過度に近接するのを防ぐの
で、半田ボール溶融時に複数の半田ボールが合体してし
まう不具合を防止することが容易である。また別法とし
て、スクリーン印刷などによりボールランド上に半田ペ
ーストを塗布したのち、加熱溶融してボール電極を形成
することもできる。
【0017】次に図3(e)に示すように、リードフレ
ームの樹脂5からはみ出した部分2bを切除する。2a
は樹脂外形内に残ったリードフレームの部分、2cはリ
ードフレームの切断面である。
ームの樹脂5からはみ出した部分2bを切除する。2a
は樹脂外形内に残ったリードフレームの部分、2cはリ
ードフレームの切断面である。
【0018】CSPを通常の有機配線基板に実装した場
合、CSPはICチップの基材であるシリコンの熱膨張
係数(約4ppm)に近い比較的小さな熱膨張係数を持
っているのに対し、有機配線基板は約16ppmという
比較的大きな熱膨張係数を持っているので、温度変化に
よりCSPと配線基板を接合している半田ボールに通常
のBGAよりも大きな応力がかかる。インターポーザー
に有機配線基板を用いた通常のBGAにおいては、半田
ボールの材料として共晶半田を用いるのが一般的である
が、CSPにおいては耐応力性が優れたインジウムやア
ンチモンを含んだ半田を用いるのが好い。
合、CSPはICチップの基材であるシリコンの熱膨張
係数(約4ppm)に近い比較的小さな熱膨張係数を持
っているのに対し、有機配線基板は約16ppmという
比較的大きな熱膨張係数を持っているので、温度変化に
よりCSPと配線基板を接合している半田ボールに通常
のBGAよりも大きな応力がかかる。インターポーザー
に有機配線基板を用いた通常のBGAにおいては、半田
ボールの材料として共晶半田を用いるのが一般的である
が、CSPにおいては耐応力性が優れたインジウムやア
ンチモンを含んだ半田を用いるのが好い。
【0019】
【発明の効果】第1に、現在最も普及しているプラスチ
ックパッケージと同じ製造ラインを使用できるので、新
規の投資を最小限にできる。従って、低コストにでき
る。これは半導体装置の製造工程だげでなく、リードフ
レームなどの部品、材料の製造工程についても同様であ
る。また、原材料も現在最も普及しているプラスチック
パッケージと同じものを使えるので低コストにできる。
ックパッケージと同じ製造ラインを使用できるので、新
規の投資を最小限にできる。従って、低コストにでき
る。これは半導体装置の製造工程だげでなく、リードフ
レームなどの部品、材料の製造工程についても同様であ
る。また、原材料も現在最も普及しているプラスチック
パッケージと同じものを使えるので低コストにできる。
【0020】第2にリードフレームを使用しているの
で、ポリイミドフィルムのようにワイヤボンディング時
の加熱により軟化する事がないので、接合強度が十分得
られ、信頼性の高い半導体装置を得ることができる。ま
た、吸湿によるリーク電流の発生も生じにくい。
で、ポリイミドフィルムのようにワイヤボンディング時
の加熱により軟化する事がないので、接合強度が十分得
られ、信頼性の高い半導体装置を得ることができる。ま
た、吸湿によるリーク電流の発生も生じにくい。
【0021】第3にひとつのリードフレームで複数の品
種のICを製造することも可能であり、余分な設計費、
在庫管理費用が掛からないし、大量生産によるコストダ
ウンが可能である。
種のICを製造することも可能であり、余分な設計費、
在庫管理費用が掛からないし、大量生産によるコストダ
ウンが可能である。
【0022】第4に本発明のパッケージでは、ボールラ
ンドの周りに摺り鉢状の壁を持った樹脂の丘があるた
め、フラックスをランド毎に分離し易く、また半田ボー
ル同士が過度に近接するのを防ぐので、半田ボール溶融
時に複数の半田ボールが合体してしまう不具合を防止す
ることが容易である。
ンドの周りに摺り鉢状の壁を持った樹脂の丘があるた
め、フラックスをランド毎に分離し易く、また半田ボー
ル同士が過度に近接するのを防ぐので、半田ボール溶融
時に複数の半田ボールが合体してしまう不具合を防止す
ることが容易である。
【0023】第5に本発明のパッケージでは、外部電極
に耐応力性が優れたインジウムやアンチモンを含んだ半
田を用いたので、有機配線基板に実装した場合の接合信
頼性が高い。
に耐応力性が優れたインジウムやアンチモンを含んだ半
田を用いたので、有機配線基板に実装した場合の接合信
頼性が高い。
【図1】本発明の実施例で、半導体装置の断面図。
【図2】従来技術の例で、半導体装置の断面図。
【図3】本発明の実施例で、半導体装置の製造方法を説
明する図。
明する図。
【図4】本発明の実施例で、リードフレーム要部の平面
図。
図。
【図5】本発明の実施例で、半導体装置製造工程のワイ
ヤボンディング終了状態を示す平面図。
ヤボンディング終了状態を示す平面図。
【図6】本発明の実施例で、下金型の俯瞰図。
1 ICチップ(半導体素子) 2 リードフレーム 2a 金属配線層(リードフレームの樹脂封止された部
分) 2b リードフレームの樹脂封止後に切除された部分 2c リードフレームの切断面 3 絶縁性接着膜 4 金ワイヤ(金属細線) 5 樹脂 6 ボール電極(半田ボール) 21 ボールランド 22 配線 23 配線の一部で金属細線をボンディングする部分 25 ダムバー 30 上金型 31 下金型 34 ゲート 35 突起部 40 半田ボール 50 樹脂の外形線
分) 2b リードフレームの樹脂封止後に切除された部分 2c リードフレームの切断面 3 絶縁性接着膜 4 金ワイヤ(金属細線) 5 樹脂 6 ボール電極(半田ボール) 21 ボールランド 22 配線 23 配線の一部で金属細線をボンディングする部分 25 ダムバー 30 上金型 31 下金型 34 ゲート 35 突起部 40 半田ボール 50 樹脂の外形線
Claims (9)
- 【請求項1】複数の配線と複数のボールランドとを備
え、一定の厚みを持った金属配線層と、複数の電極パッ
ドを備え、絶縁性接着膜により該金属配線層の第1面に
接着された半導体素子と、該電極パッドと該配線とを接
続する金属細線と、該半導体素子と該金属細線と該絶縁
性接着膜と該金属配線層との接合体の表面のうち少なく
とも、該金属配線層の第1面側と、該金属配線層の第1
面と反対の第2面のうち該ボールランドの部分を除いた
面を覆う樹脂と、該ボールランドの該樹脂に覆われてい
ない面に接着し、該樹脂表面から突出した複数のボール
電極とから成ることを特徴とした半導体装置。 - 【請求項2】請求項1記載の半導体装置において、該ボ
ールランドと該ボール電極の接着面が該樹脂表面の内側
にあることを特徴とした半導体装置。 - 【請求項3】請求項1記載の半導体装置において、該ボ
ール電極がインジウムを含んだ半田から成ることを特徴
とした半導体装置。 - 【請求項4】請求項1記載の半導体装置において、該ボ
ール電極がアンチモンを含んだ半田から成ることを特徴
とした半導体装置。 - 【請求項5】複数の配線と複数のボールランドとを備
え、一定の厚みを持ったリードフレームの第1面に、複
数の電極パッドを備えた半導体素子を絶縁性接着膜を介
して接着する工程と、該電極パッドと該配線とを金属細
線により接続する工程と、該半導体素子と該金属細線と
該絶縁性接着膜と該リードフレームとの接合体の表面の
うち少なくとも、該リードフレームの第1面側と、該リ
ードフレームの第1面と反対の第2面のうち該ボールラ
ンドの部分を除いた面を樹脂により覆う工程と、該ボー
ルランドの該樹脂に覆われていない面上に複数のボール
電極を形成する工程と、該リードフレームの該樹脂から
はみ出した部分を切除する工程とから成ることを特徴と
した半導体装置の製造方法。 - 【請求項6】請求項5記載の半導体装置の製造方法にお
いて、上下2体の金型を用いて樹脂封止することを特徴
とした半導体装置の製造方法。 - 【請求項7】請求項6記載の半導体装置の製造方法にお
いて、下金型の内面には複数の突起が配設され、該ボー
ルランドの一面が該突起に接した状態で樹脂封止するこ
とを特徴とした半導体装置の製造方法。 - 【請求項8】請求項5記載の半導体装置の製造方法にお
いて、該ボールランドの該樹脂に覆われていない面上に
複数の金属ボールを熔着して複数のボール電極を形成す
ることを特徴とした半導体装置の製造方法。 - 【請求項9】請求項5記載の半導体装置の製造方法にお
いて、該ボールランドの該樹脂に覆われていない面上に
半田ペーストを塗布したのち加熱溶融して複数のボール
電極を形成することを特徴とした半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23705596A JPH1084055A (ja) | 1996-09-06 | 1996-09-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23705596A JPH1084055A (ja) | 1996-09-06 | 1996-09-06 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1084055A true JPH1084055A (ja) | 1998-03-31 |
Family
ID=17009756
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23705596A Withdrawn JPH1084055A (ja) | 1996-09-06 | 1996-09-06 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1084055A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11345895A (ja) * | 1998-06-01 | 1999-12-14 | Matsushita Electron Corp | 半導体装置、リードフレーム、及びそれらの製造方法 |
US6246117B1 (en) | 1998-12-15 | 2001-06-12 | Nec Corporation | Semiconductor device comprised of a ball grid array and an insulating film with preformed land openings |
KR100567129B1 (ko) * | 2001-04-13 | 2006-03-31 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 제조용 몰딩 금형 및 이것을 이용한 반도체패키지 몰딩방법 |
CN115513159A (zh) * | 2022-09-30 | 2022-12-23 | 维沃移动通信有限公司 | 芯片组件、电子设备以及芯片组件的制备方法 |
-
1996
- 1996-09-06 JP JP23705596A patent/JPH1084055A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11345895A (ja) * | 1998-06-01 | 1999-12-14 | Matsushita Electron Corp | 半導体装置、リードフレーム、及びそれらの製造方法 |
US6246117B1 (en) | 1998-12-15 | 2001-06-12 | Nec Corporation | Semiconductor device comprised of a ball grid array and an insulating film with preformed land openings |
KR100567129B1 (ko) * | 2001-04-13 | 2006-03-31 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 제조용 몰딩 금형 및 이것을 이용한 반도체패키지 몰딩방법 |
CN115513159A (zh) * | 2022-09-30 | 2022-12-23 | 维沃移动通信有限公司 | 芯片组件、电子设备以及芯片组件的制备方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3310617B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
US6791195B2 (en) | Semiconductor device and manufacturing method of the same | |
US5717252A (en) | Solder-ball connected semiconductor device with a recessed chip mounting area | |
US5859475A (en) | Carrier strip and molded flex circuit ball grid array | |
US5610442A (en) | Semiconductor device package fabrication method and apparatus | |
JP3400877B2 (ja) | 半導体装置及びその製造方法 | |
KR970002140B1 (ko) | 반도체 소자, 패키지 방법, 및 리드테이프 | |
JPH07321248A (ja) | ボールグリッドアレイ半導体装置およびその製造方法 | |
US5888849A (en) | Method for fabricating an electronic package | |
JPH0722454A (ja) | 半導体集積回路装置 | |
JPH0864635A (ja) | 半導体装置 | |
JPH1084055A (ja) | 半導体装置及びその製造方法 | |
JP4035949B2 (ja) | 配線基板及びそれを用いた半導体装置、ならびにその製造方法 | |
JP4038021B2 (ja) | 半導体装置の製造方法 | |
JP3968321B2 (ja) | 半導体装置およびその製造方法 | |
TWI283048B (en) | New package system for discrete devices | |
JPH08153826A (ja) | 半導体集積回路装置 | |
JPH11186440A (ja) | 半導体装置 | |
JP2944586B2 (ja) | Bga型半導体装置及びその製造方法 | |
KR100308899B1 (ko) | 반도체패키지및그제조방법 | |
JP3921897B2 (ja) | Bga用配線テープの製造方法 | |
JP3145892B2 (ja) | 樹脂封止型半導体装置 | |
JP2009135279A (ja) | セラミックチップ部品 | |
JPH11260950A (ja) | 半導体装置及びその製造方法 | |
JPH10261732A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040728 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040803 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040823 |