KR200243279Y1 - 반도체장치용써킷테이프 - Google Patents

Abstract

본 고안은 반도체 장치용 써킷테이프에 관한 것으로, 그 구성은 비전도성 필름과 회로패턴으로 이루어지고, 상기 비전도성 필름에는 솔더볼이 회로패턴에 융착될 수 있도록 랜드가 형성되며, 와이어가 본딩되는 영역을 제외한 절단영역이 절단되는 위치에는 상기 회로패턴에 도금을 할 수 있도록 모든 회로패턴이 연결된 버스바라인(Bus bar line)이 형성되어 있는 반도체 장치의 써킷테이프를 구성함에 있어서, 상기 버스바라인은 상기 와이어가 본딩되는 영역이 절단되는 위치의 양측에 일정한 간격을 가지고 평행하게 두 개 형성되어 있어 상기 써킷테이프에 와이어본딩을 위한 절단영역을 펀치로 절단시 그 기준위치를 정확하게 맞추어 절단불량을 방지하도록 된 것이다.

Description

반도체 장치용 써킷테이프

본 고안은 반도체 장치용 써킷테이프에 관한 것으로, 더욱 상세하게는 회로패턴이 형성되어 있는 써킷테이프에 와이어본딩을 위한 절단영역이 펀치에 의해서 정확한 위치에서 절단되도록 한 것이다.

일반적으로 전자 제품, 통신 기기, 컴퓨터 등 반도체 패키지가 실장되는 전자 제품들이 소형화되어 가고 있는 추세에 따라 반도체 패키지의 크기를 기능의 저하없이 소형화시키고, 고다핀을 구현하면서 경박단소화 하고자 하는 새로운 형태의 반도체 패키지(예를 들면, 반도체칩의 크기와 동일한 크기로 형성되는 칩 사이즈 패키지)가 개발되어 있다.

이러한 반도체 패키지는, 다수의 반도체칩이 형성되어 있는 웨이퍼상에 회로패턴이 형성되어 있는 써킷테이프를 접착시킨 채, 웨이퍼상에서 와이어본딩, 인캡슐레이션 및 솔더볼 융착을 마친 후, 마지막 단계에서 상기한 웨이퍼를 각각의 반도체칩으로 절단하여 독립된 반도체 패키지를 완성하는 방법에 의해 제조되는 것이 일반적이다.

그러나, 상기한 반도체 패키지에 있어서는, 회로패턴이 형성되어 있는 써킷테이프에 반도체칩의 신호를 연결하기 위하여 와이어 본딩 영역인 랜드 부분을 형성시키기 위해 그 와이어 본딩되는 영역을 제외한 절단영역을 펀치로 절단하여야 된다.

그러나, 종래에는 상기 펀치에 의해 절단되는 절단영역이 정확한 위치에서 절단되지 못하는 문제점이 있었다. 즉, 도 1에 도시된 바와 같이 써킷테이프(10)에 형성되어 있는 회로패턴(1)에는 와이어본딩을 위하여 도금을 하는데, 이러한 도금을 위해서는 모든 회로패턴(1)을 연결하는 버스바라인(4)(Bus bar line)이 형성된다.

상기 버스바라인(4)은 써킷테이프를 웨이퍼 상에 접착시키기 전에 절단하여야 회로패턴(1)들이 쇼트되는 것을 방지하므로, 통상 상기 버스바라인(4)은 펀치에 의해 절단되는 절단영역(5)에 형성되고, 이러한 버스바라인(4)은 도 4에 도시된 바와 같이 써킷테이프(10)의 절단영역(5)의 센터(정 중앙)에 위치되도록 형성된다.

따라서, 상기 써킷테이프(10)의 절단영역을 펀치로 절단시에는 상기 버스바라인(4)을 기준으로 절단하게 되는데, 종래에는 상기 버스바라인(4)이 절단영역(5)의 센터에 위치되어 있음으로서, 상기 센터에 위치된 버스바라인(4)을 펀치의 중심부에 맞춘 상태에서 절단하여야 하므로, 상기 펀치의 중심을 상기 버스바라인(4)에 맞추기가 대단히 어려웠기 때문에 그 절단되는 절단영역의 기준 위치를 정확하게 설정해 주기가 미흡했다.

따라서, 펀치에 의해 절단되는 절단영역(5)이 일측으로 쏠리는 경우가 자주 발생되어 불량이 유발된다. 즉, 펀치에 의해 절단되는 절단영역(5)이 정확한 위치에 절달되어야 함에도 불구하고, 기준 위치를 정확하게 맞추기가 어려워 일측으로 쏠린상태에서 절단되므로, 와이어가 본딩되는 랜드 부분 양측의 길이가 서로 달라져 와이어 본딩 하기가 어렵고, 완성된 패키지의 신뢰성에 악영향을 주는 등의 불량이 발생된다.

본 고안의 목적은 이와 같은 문제점을 해소하기 위하여 안출된 것으로서, 회로패턴이 형성되어 있는 써킷테이프에 와이어본딩을 위하여 절단되는 절단영역이 펀치에 의해서 정확하게 절단될 수 있도록 상기 절단되는 절단영역에 형성되는 버스바라인을 양측에 두 개를 형성하여 펀치로 절단시 정확한 위치가 절단되도록 한 반도체 장치용 써킷테이프를 제공함에 있다.

도 1은 본 고안에 의한 써켓테이프를 나타낸 평면도

도 2는 본 고안의 써킷테이프를 이용하여 웨이퍼 상에 접착된 상태로써, 도 1의 A-A선 단면도

도 3은 본 고안의 요부를 나타낸 확대 평면도

도 4는 종래의 반도체 장치용 써킷테이프의 요부를 나타낸 확대 평면도

- 도면의 주요 부분에 대한 부호의 설명 -

10 - 써킷테이프 1 - 회로패턴

2 - 비전도성 필름 3 - 랜드

4 - 버스바라인 5 - 절단영역

이하, 본 고안을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도 1은 본 고안에 의한 써켓테이프를 나타낸 평면도이고, 도 2는 본 고안으 써킷테이프를 이용하여 웨이퍼 상에 접착된 상태로써, 도 1의 A-A선 단면도이며, 도 3은 본 고안의 요부를 나타낸 확대 평면도이다. 도시된 바와 같이 본 고안에 의한 반도체 장치용 써킷테이프(10 ; Circuit Tape)는, 비전도성 필름(2) 과 회로패턴(1)으로 이루어진다.

여기서, 상기 비전도성 필름(2)에는 솔더볼이 회로패턴(1)에 융착될 수 있도록 랜드(3)가 형성되어 있고, 와이어가 본딩되는 랜드 부분을 형성시키기 위해 즉, 펀치에 의해 절단영역(5)을 절단시킴으로써 랜드 부분이 형성된다. 상기 펀치에 의해 절단되는 절단영역(5)에는 회로패턴(1)에 도금을 할 수 있도록 모든 회로패턴(1)이 연결된 버스바라인(4)(Bus bar line)이 형성되어 있는데, 이러한 버스바라인(4)은 상기 펀치에 의해 절단되는 절단영역(5)의 양측에 일정한 간격을 가지고 평행하게 두 개 형성되어 있다.

이와 같이 구성된 본 고안은 상기 버스바라인(4)이 펀치에 의해 절단되는 절단영역(5)의 양측에 일정한 간격으로 평행하게 형성되어 있음으로서, 상기 절단영역(5)을 펀치로 절단시 상기 펀치의 기준 위치를 양측의 버스바라인(4)으로 인해 정확하게 맞출 수 있다.

즉, 펀치로 써킷테이프(10)의 절단영역(5)을 절단시에 펀치의 양측에 근접되게 버스바라인(4)이 위치되게 하여 절단함으로서, 종래 중앙부에 하나만 형성되어 있는 버스바라인(4)을 기준으로 펀치의 중심부에 기준위치를 맞추는 것 보다 간단하게 기준위치를 맞출 수 있음으로서, 랜드 부분의 양측 길이가 같게 형성되어 안정적인 와이어 본딩이 이루어지도록 하고, 완성된 패키지에 신뢰성 등의 불량을 방지할 수 있다.

또한, 상기와 같이 버스바라인(4)을 두 개 형성함으로써, 모든 회로패턴에 균일한 도금을 할 수 있는 효과도 있다.

이상의 설명과 같이 본 고안은, 회로패턴이 형성되어 있는 써킷테이프에 와이어본딩을 위하여 절단되는 절단영역에 위치되는 버스바라인을 양측에 두 개를 형성함으로서, 절단영역을 펀치로 절단시 기준 위치를 정확히 맞출 수 있어 펀칭불량을 방지하고, 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (1)

1. 비전도성 필름과 그 일면에 형성된 회로패턴으로 구성되고, 상기 비전도성 필름에는 솔더볼을 회로패턴에 융착시키기 위한 랜드 및, 모든 회로패턴이 연결되어 있는 상기 회로패턴 도금용 버스바라인(bus bar line)이 위치하는 절단영역을 갖는 반도체 장치용 써킷 테이프에 있어서, 상기 버스바라인이 와이어가 본딩되는 영역에 인접한 절단 영역내의 양측에 두개 평행하게 형성되어 있는 것을 특징으로 하는 반도체 장치용 써킷테이프.