JPH0287656A - 混成集積回路 - Google Patents

混成集積回路

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JPH0287656A
JPH0287656A JP63241424A JP24142488A JPH0287656A JP H0287656 A JPH0287656 A JP H0287656A JP 63241424 A JP63241424 A JP 63241424A JP 24142488 A JP24142488 A JP 24142488A JP H0287656 A JPH0287656 A JP H0287656A
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JP
Japan
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circuit
leads
circuit board
insulating substrate
pattern electrode
Prior art date
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Pending
Application number
JP63241424A
Other languages
English (en)
Inventor
Naoharu Senba
仙波　直治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH0287656A publication Critical patent/JPH0287656A/ja
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Multi-Conductor Connections (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は混成集積回路に関し、特に回路基板の各パター
ン電極をリードフレームを使用して接続しモールドする
構造の混成集積回路に関する。
〔従来の技術〕
従来のこの種の混成集積回路は、第２図（ａ）（ｂ）に
示すように、金属製のリードフレーム２Ａのアイランド
２４に能動素子１２．受動素子１３等が搭載された回路
基板１を接着し回路基板１の各パターン電極１１とリー
ド−フレーム２Ａの各内側リード２２Ａとを金属細線４
を用いて接続し、回路基板１．アイランド２４及び各内
側リード２２Ａをトランスファーモルト方式による外装
樹脂部３Ａで封入する構造となっていた。
〔発明が解決しようとする課題〕
上述した従来の混成集積回路は、リードフレーム２Ａの
アイランド２４に回路基板１を搭載する構造となってい
るので、次のような欠点がある。
１、高機能化に伴い多層化が必要となり、回路基板１の
厚さが増大するが、その厚さが制限され多層化が困難と
なり、製品の高機能化要求に対応出来ない。
２、高さの高い回路素子を搭載した場合、回路素子上に
残る樹脂の厚さが薄くなり外装樹脂部３Ａにクラックが
入りやすい。
３、パターン電極１１と内側リード２２Ａとの接続に金
属細線４を用いるため、接続点数が多くなる。このため
金属細線４接続のための設備費用が大きくなり、かつ信
顆性が低下する。
〔課題を解決するための手段〕
本発明の混成集積回路は、絶縁基板上に形成された回路
パターンと接続し前記絶縁基板上の所定の位置に設けら
れた複数のパターン電極と、前記絶縁基板上に搭載され
前記回路パターンと接続する回路素子とを備えた回路基
板と、外部回路と接続するための複数の外側リード、及
び外側がこれら各外側リードとそれぞれ接続し内側先端
部が直接前記各パターン電極とそれぞれ接続し、それぞ
れ屈曲して前記複数の外側リードの形成面に対して凹状
のディンプル構造を形成する複数の内側リードを備えた
リードフレームと、前記回路基板及び各内側リードを封
入する外装樹脂部とを有している。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１図（ａ）、（ｂ）はそれぞれ本発明の一実施例を示
す平面図及び断面図である。
この実施例は、絶縁基板上に形成された回路パターン電
極１１と接続しこの絶縁基板上の周辺に設けられたパタ
ーン電極１１と、絶縁基板上に搭載され回路パターンと
接続する能動素子１２．受動素子１３とを備えた回路基
板１と、外部回路と接続するための複数の外側リード２
１、外側がこれら各外側リード２１とそれぞれ接続し内
側先端部が直接各パターン電極１１とそれぞれ接続し、
それぞれ屈折して各外側リード２１が形成された面に対
して凹状のディンプル構造を形成する複数の内側リード
２２、及び各外側リード２１．内側リード２２を連結し
ておき最終工程で切断される連結バー２３を備えたリー
ドフレーム２と、回路基板１及び各内側リード２２を封
入する外装樹脂部３とを有する構成となっている。
〔発明の効果〕
以上説明したように本発明は、リードフレームの内側リ
ードをディンプル構造とし、この内側リードを直接回路
基板のパターン電極と接続する構造とすることにより、 １、回路基板の厚さの制約が緩和され回路パターンの多
層化が容易となるため、製品の高機能化要求に対応出来
る。
２、搭載部品の高いものがあっても必要に応じてディン
プル構造の深さを変更できるので外装樹脂部のボイドや
クラック等の障害が除去され品質の向上が計れる。
３、リードフレームの内側リードと回路基板のパターン
電極とが直接接続されているため、金属細線による接続
点数が少なく出来、金属細線接続のための設備費用が少
なくなると共に信顆性の向上をはかることが出来る、 等の効果がある。
【図面の簡単な説明】
第１図（ａ）、（ｂ）はそれぞれ本発明の一実施例を示
す平面図及び断面図、第２図（ａ）（ｂ）はそれぞれ従
来の混成集積回路の一例を示す平面図及び断面図である
。 １・・・回路基板、２．２Ａ・・・リードフレーム、３
．３Ａ・・・外装樹脂部、４・・・金属細線、１１・・
・パターン電極、１２・・・能動素子、１３・・・受動
素子、１−４・・・金属細線、２１・・・外側リード、
２２２２Ａ・・・内側リード、２３・・・連結バー、２
４・・・アイランド。 府様但櫻 躬ｆ図 ／３　づビ郵刀氷了 ／Ｚ龍初東） Ａ り一ト７１．．−ム 婆Ｚ図

Claims (1)

    【特許請求の範囲】
  1. 　絶縁基板上に形成された回路パターンと接続し前記絶
    縁基板上の所定の位置に設けられた複数のパターン電極
    と、前記絶縁基板上に搭載され前記回路パターンと接続
    する回路素子とを備えた回路基板と、外部回路と接続す
    るための複数の外側リード、及び外側がこれら各外側リ
    ードとそれぞれ接続し内側先端部が直接前記各パターン
    電極とそれぞれ接続し、それぞれ屈曲して前記複数の外
    側リードの形成面に対して凹状のディンプル構造を形成
    する複数の内側リードを備えたリードフレームと、前記
    回路基板及び各内側リードを封入する外装樹脂部とを有
    することを特徴とする混成集積回路。
JP63241424A 1988-09-26 1988-09-26 混成集積回路 Pending JPH0287656A (ja)

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JP63241424A JPH0287656A (ja) 1988-09-26 1988-09-26 混成集積回路

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JP63241424A JPH0287656A (ja) 1988-09-26 1988-09-26 混成集積回路

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JPH0287656A true JPH0287656A (ja) 1990-03-28

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ID=17074094

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JP63241424A Pending JPH0287656A (ja) 1988-09-26 1988-09-26 混成集積回路

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04124864A (ja) * 1990-09-14 1992-04-24 Matsushita Electric Works Ltd リードフレーム
JPH04240757A (ja) * 1991-01-25 1992-08-28 Nec Corp 混成集積回路装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63114152A (ja) * 1986-10-30 1988-05-19 Nec Corp 混成集積回路

Patent Citations (1)

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