JPH04154157A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH04154157A
JPH04154157A JP27983090A JP27983090A JPH04154157A JP H04154157 A JPH04154157 A JP H04154157A JP 27983090 A JP27983090 A JP 27983090A JP 27983090 A JP27983090 A JP 27983090A JP H04154157 A JPH04154157 A JP H04154157A
Authority
JP
Japan
Prior art keywords
chip
wiring
substrate
bonding
board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP27983090A
Other languages
English (en)
Inventor
Yusuke Suzuki
裕介 鈴木
Kenji Kobayashi
賢司 小林
Hitoshi Kobayashi
均 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Miyagi Electronics Ltd
Original Assignee
Fujitsu Miyagi Electronics Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Miyagi Electronics Ltd filed Critical Fujitsu Miyagi Electronics Ltd
Priority to JP27983090A priority Critical patent/JPH04154157A/ja
Publication of JPH04154157A publication Critical patent/JPH04154157A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法に係り、特に半導体チップを実装
基板に搭載する方法に関し。
半導体装置の組立工程の簡略化と、モジュールｌ実装密
度の向上を目的とし。
基板に下段チップを電極形成面を下にして該基板上の配
線にボンディングして搭載し、該下段チップの上に上段
チップを電極形成面を上にして載せて該基板上の配線に
ボンディングする工程を有するように構成する。
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に半導体チッ
プを実装基板に搭載する方法に関する。
〔従来の技術〕
従来の半導体装置の組立工程は、チップ搭載。
ワイヤボンディング、封止、メツキ、リード曲げ捺印と
非常に長い工程を経ていた。
工程か多いほど人手を要し９品質やコスト面から工程数
の低減か要求される。
また、半導体装置のモジュール化についても従来様々な
方法か行われているか、実装密度や工程数の面からはい
ずれの方法も十分とは言えなかった。
従来のモジュール化の方法は、実装基板としてのプリン
ト基板上にパッケージングしたデバイスを複数個搭載し
ていた。
〔発明か解決しようとする課題〕
従来例では組立工程の工程数か多く複雑であり。
またモジュール化の実装密度は低かった。
本発明は半導体装置の組立工程の簡略化と、モジュール
の実装密度の向上を目的とする。
〔課題を解決するための手段〕
上記課題の解決は、基板に下段チップを電極形成面を下
にして該基板上の配線にボンディングして搭載し、該下
段チップの上に上段チップを電極形成面を上にして載せ
て該基板上の配線にボンディングする工程を有する半導
体装置の製造方法により達成される。
〔作用〕
本発明は実装基板に下段チップを基板上配線にフリップ
チップボンディングして搭載し、下段チップの上に上段
チップを表面を上にして載せて基板上配線にボンディン
グすることにより、実装基板に直接半導体チップを搭載
して組立工程を簡略化し、かつチップを２段積みにして
モジュールの実装密度を上げるようにしたちのである。
〔実施例〕 第１図（ａ）、　（ｂ）は本発明の一実施例を説明する
基板の平面図である。
第１図（ａ）において、実装基板としてのプリント板基
板ｌの基板上配線２上に、下段チップ３の表面を下側に
してフリップチップボンディングを行う。
フリップチップボンディングは、下段チップの端子にバ
ンプを用いた通常の方法で行う。
あるいは、このボンディングは第３図に示されるような
ＴＡＢ　（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉ
ｎｇ）フィルム方式を用いてもよい。
第１図（ｂ）において、下段チップ３の上に上段チップ
４を載せ、上段チップ４のパッドと基板上配線間とをワ
イヤボンディングする。
あるいは、このボンディングは、　ＴＡＢフィルム方式
を用いてもよい。
この後、チップを覆って樹脂封止してモジュールを完成
する。
第２図（ａ）、　（ｂ）は本発明の他の実施例を説明す
る基板の平面図である。
第２図（ａ）において、プリント板基板１の配線２上に
、下段チップ３１．３２．３３の表面を下側にしてフリ
ップチップボンディングを行う。
フリップチップボンディングは、下段チップの端子にバ
ンプを用いた通常の方法、あるいはＴＡＢフィルム方式
で行う（第３図、第４図参照）。
第２図（ｂ）において、下段チップ３１．３２．３３の
上に上段チップ４１．４２．４３を載せ、上段チップ４
１゜４２、４３のパッドと基板上配線間とをワイヤボン
ディング、あるいはＴＡＢフィルム方式で接続する。
この例は、基板上配線２は単層の場合であるか。
集積度か上がると基板上配線２を多層配線にして。
例えば下段チップは１層目配線に接続し、上段チップは
２層目配線に接続するようにしてもよい。
第３図（ａ）〜（Ｃ）は実施例の接続（１）を説明する
断面図である。
第３図（ａｌにおいて、下段チップ３に形成されたバン
プ５と基板上配線２Ｉとがフリップチップボンディング
される。
第３図（ｂ）において、下段チップ３上に上段チップ４
を表面を上にして接着し、上段チップ４のパッドと基板
上配線２２とをワイヤ７てボンディングして接続する。
第３図（Ｃ）は、上段チップ４のパッドと基板上配線２
２とを３層構造のＴＡＢフィルム６を用いてボンディン
グして接続する場合を示す。
３層構造のＴＡＢフィルム６はパターニングされた導電
膜６１か２枚の絶縁フィルム６２．６３で挟まれて接着
された構造で、接続部にはバンプ６４．６５か形成され
ている。
第４図（ａｌ〜（Ｃ）は実施例の接続（２）を説明する
断面図である。
第４図（ａｌにおいて、下段チップ３に形成されたパッ
ドと基板上配線２１とを３層構造のＴＡＢフィルム６を
用いてボンディングして接続する。
第４図（ｂ）において、下段チップ３上に上段チップ４
を表面を上にして接着し、上段チップ４のパッドと基板
上配線２２とをワイヤ７てポンディングして接続する。
第４図（Ｃ）は、上段チップ４のパッドと基板上配線２
２とを３層構造のＴＡＢフィルム６を用いてポンディン
グして接続する場合を示す。
〔発明の効果〕
以上説明したように本発明によれば、チップをプリント
基板に直接搭載するため半導体装置の組立工程か簡略化
され、モジュールの実装密度か向上した。
【図面の簡単な説明】
第１図（ａ）、　（ｂ）は本発明の一実施例を説明する
基板の平面図。 第２図（ａ）、　（ｂ）は本発明の他の実施例を説明す
る基板の平面図。 第３図（ａ）〜（Ｃ）は実施例の接続（１）を説明する
断面図。 第４図（ａ）〜（Ｃ）は実施例の接続（２）を説明する
断面図である。 図において ■はプリント板基板。 ２、２１．２２は基板上配線。 ３、３１．３２．３３は下段チップ ４、４１．４２．４３は上段チップ ５はチップ上に形成されたバンプ。 ６は３層構造のＴＡＢフィルム。 ６１はパターニングされた導電膜。 ６２、６３は絶縁フィルム。 ６４、６５はバンプ。 ７はワイヤ 実力色ｆｌＪの平面図 第　１　図 イ世の実施例の平面図 第　２　ス

Claims (1)

    【特許請求の範囲】
  1. 　基板に下段チップを電極形成面を下にして該基板上の
    配線にボンディングして搭載し、該下段チップの上に上
    段チップを電極形成面を上にして載せて該基板上の配線
    にボンディングする工程を有することを特徴とする半導
    体装置の製造方法。
JP27983090A 1990-10-18 1990-10-18 半導体装置の製造方法 Pending JPH04154157A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP27983090A JPH04154157A (ja) 1990-10-18 1990-10-18 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27983090A JPH04154157A (ja) 1990-10-18 1990-10-18 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH04154157A true JPH04154157A (ja) 1992-05-27

Family

ID=17616516

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27983090A Pending JPH04154157A (ja) 1990-10-18 1990-10-18 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH04154157A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157080A (en) * 1997-11-06 2000-12-05 Sharp Kabushiki Kaisha Semiconductor device using a chip scale package
KR20060080424A (ko) * 2005-01-05 2006-07-10 삼성전자주식회사 멀티 칩 패키지를 장착하는 메모리 카드

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157080A (en) * 1997-11-06 2000-12-05 Sharp Kabushiki Kaisha Semiconductor device using a chip scale package
KR20060080424A (ko) * 2005-01-05 2006-07-10 삼성전자주식회사 멀티 칩 패키지를 장착하는 메모리 카드

Similar Documents

Publication Publication Date Title
US6069025A (en) Method for packaging a semiconductor device
US4974057A (en) Semiconductor device package with circuit board and resin
USRE39628E1 (en) Stackable flex circuit IC package and method of making same
KR100333388B1 (ko) 칩 사이즈 스택 패키지 및 그의 제조 방법
KR100204753B1 (ko) 엘오씨 유형의 적층 칩 패키지
JP2002222889A (ja) 半導体装置及びその製造方法
KR20050002220A (ko) 적층형 볼 그리드 어레이 패키지 및 그 제조방법
JPH11354669A (ja) ボ―ルグリッドアレイ型半導体パッケ―ジ及びその製造方法
JP2953899B2 (ja) 半導体装置
JP2000101016A (ja) 半導体集積回路装置
TW201123402A (en) Chip-stacked package structure and method for manufacturing the same
US5559305A (en) Semiconductor package having adjacently arranged semiconductor chips
JP2871636B2 (ja) Ｌｓｉモジュールとその製造方法
JPH04154157A (ja) 半導体装置の製造方法
KR100253397B1 (ko) 칩단위 패키지 및 그의 제조방법
KR100207902B1 (ko) 리드 프레임을 이용한 멀티 칩 패키지
JP4038021B2 (ja) 半導体装置の製造方法
JP3466354B2 (ja) 半導体装置
KR19980058483A (ko) 적층형 멀티 칩 모듈 반도체 패키지
KR0151898B1 (ko) 기판을 이용한 센터 패드형태의 칩이 적용된 멀티칩 패키지
JP3136274B2 (ja) 半導体装置
JP2822990B2 (ja) Ｃｓｐ型半導体装置
JPS63204635A (ja) メモリ−モジユ−ル
KR100352115B1 (ko) 반도체패키지
JPH05235259A (ja) 半導体装置及び半導体装置ユニット