JPS60263442A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS60263442A JPS60263442A JP59119559A JP11955984A JPS60263442A JP S60263442 A JPS60263442 A JP S60263442A JP 59119559 A JP59119559 A JP 59119559A JP 11955984 A JP11955984 A JP 11955984A JP S60263442 A JPS60263442 A JP S60263442A
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はマスタスライス方式による半導体装置およびそ
の製造方法に関する。
の製造方法に関する。
添付図面の第３図および第４図を参照して従来技術を説
明する。なお、以下の図面の説明において同一要素は同
一符号で示しである。第３図は従来広く採用されている
マスタスライス方式の半導体装置のパターンの説明図で
ある。半導体チップ１の周辺上には複数のパッド２が配
列され、この内側にはこれらパッド２に対応するＩ１０
セル３がパッド２と同数だけ配列されている。Ｉ１０セ
ル３とパッド２とはマスタ段階で形成されたポリシリコ
ン等の配線材料４によって配線されるようになっている
。従ってパッド数はＩ１０セル数と同数になっている。
明する。なお、以下の図面の説明において同一要素は同
一符号で示しである。第３図は従来広く採用されている
マスタスライス方式の半導体装置のパターンの説明図で
ある。半導体チップ１の周辺上には複数のパッド２が配
列され、この内側にはこれらパッド２に対応するＩ１０
セル３がパッド２と同数だけ配列されている。Ｉ１０セ
ル３とパッド２とはマスタ段階で形成されたポリシリコ
ン等の配線材料４によって配線されるようになっている
。従ってパッド数はＩ１０セル数と同数になっている。
前述したようにＴ１０セル３は半導体チップ１の周辺部
に並べられているため、パッド２の位置もぞのＴ１０セ
ル３の位置によって決定される。
に並べられているため、パッド２の位置もぞのＴ１０セ
ル３の位置によって決定される。
第４図は第３図に示す半導体チップ１をフレーム上にマ
ウントし、ワイヤボンディングを終了した場合の説明図
である。半導体チップ１の周辺部に配列されたパッド２
どフレームの周辺に延在するインナーリード５とがボン
ディングワイヤ６によって接続されている。
ウントし、ワイヤボンディングを終了した場合の説明図
である。半導体チップ１の周辺部に配列されたパッド２
どフレームの周辺に延在するインナーリード５とがボン
ディングワイヤ６によって接続されている。
このように従来装置ではパッドの位置がＩ１０セルの位
置に依存して配列されているため、第４図に示づ−よう
にフレーム上に半導体チップ１をマウントした際、パッ
ド２どインナーリード５との間隔が長くなり、ワイヤ６
が半導体チップ１上をまたいだり、長いワイヤ６がモー
ルド詩にワイヤ１ 流れとなって製品不良を起す可能性
があった。
置に依存して配列されているため、第４図に示づ−よう
にフレーム上に半導体チップ１をマウントした際、パッ
ド２どインナーリード５との間隔が長くなり、ワイヤ６
が半導体チップ１上をまたいだり、長いワイヤ６がモー
ルド詩にワイヤ１ 流れとなって製品不良を起す可能性
があった。
また、このような欠点を除去するために無理なボンディ
ングをさけようとすると、必然的に半導体チップ１に対
する使用可能なフレームが決ってしまい、汎用性が著し
く低下してしまうという欠点を持っていた。さらにパッ
ド数がＩ１０セル数と同数であるため、不使用のＩ ／
Ｏｔルに対するパッドは使われないので、同一チップ
上に使用、未使用のパッドが混在して存在することにな
る。
ングをさけようとすると、必然的に半導体チップ１に対
する使用可能なフレームが決ってしまい、汎用性が著し
く低下してしまうという欠点を持っていた。さらにパッ
ド数がＩ１０セル数と同数であるため、不使用のＩ ／
Ｏｔルに対するパッドは使われないので、同一チップ
上に使用、未使用のパッドが混在して存在することにな
る。
このためワイヤボンディング時にミスボンディングを行
なう可能性が高くなるという欠点があった。
なう可能性が高くなるという欠点があった。
本発明は上記の従来技術の欠点を克服するためなされた
もので、ボンディングを容易にし、かつチップに対する
フレームの制限を少なくするようにすることのできる半
導体装置おＪ：びその製造方法を提供することを目的と
する。
もので、ボンディングを容易にし、かつチップに対する
フレームの制限を少なくするようにすることのできる半
導体装置おＪ：びその製造方法を提供することを目的と
する。
上記の目的を達成するため本発明は、半導体チップの周
辺近傍に配列された複数のＩ１０セルを含むＩ１０セル
領域と、このＩ１０セル領域の外側に形成された配線領
域と、この配線領域の外側に形成され複数のＩ１０セル
のうち使用される− ３ − Ｉ１０セルのみに対応する複数のパッドを含むパッド領
域とを備え、複数のＩ１０セルは配線領域に形成された
接続配線体によって対応するパッドの各々に接続されて
いるようにした半導体装置およびその製造方法を提供す
るものである。
辺近傍に配列された複数のＩ１０セルを含むＩ１０セル
領域と、このＩ１０セル領域の外側に形成された配線領
域と、この配線領域の外側に形成され複数のＩ１０セル
のうち使用される− ３ − Ｉ１０セルのみに対応する複数のパッドを含むパッド領
域とを備え、複数のＩ１０セルは配線領域に形成された
接続配線体によって対応するパッドの各々に接続されて
いるようにした半導体装置およびその製造方法を提供す
るものである。
以下本発明の実施例を第１図および第２図を参照して詳
細に説明する。
細に説明する。
第１図は本発明の一実施例に係る半導体装置のパターン
の説明図である。Ｔ１０セル３は半導体デツプ１の周辺
上に規則的に並べて配列されている。このＴ１０セル３
列の外側にはパッド領域３０２を設ける。このパッド領
域３０２内であればパッド３０２ｂはどこにでも任意に
形成することができる。
の説明図である。Ｔ１０セル３は半導体デツプ１の周辺
上に規則的に並べて配列されている。このＴ１０セル３
列の外側にはパッド領域３０２を設ける。このパッド領
域３０２内であればパッド３０２ｂはどこにでも任意に
形成することができる。
また、パッド領域３０２とＴ１０セル３列との間には、
これらを相互に配線するための配線領域３０３を設ける
。そしてこの配線領域３０３内に形成した接続配線体３
０３ｂによりパッド領域３０２内の任意のパッド３０２
ｂとＴ１０セル３− ４ − とを配線する。パッド領域３０２内にパッド３０２ｂを
形成する工程は、インターコネクション用のアルミニウ
ムをフォトエツチング等によって形成する時にその形成
用のマスクを１枚変更するだけで容易に実現することが
でき（マスタースライス方式）、接続配線体３０３ｂも
この時のアルミニウムを利用すれば同時に形成すること
ができる。
これらを相互に配線するための配線領域３０３を設ける
。そしてこの配線領域３０３内に形成した接続配線体３
０３ｂによりパッド領域３０２内の任意のパッド３０２
ｂとＴ１０セル３− ４ − とを配線する。パッド領域３０２内にパッド３０２ｂを
形成する工程は、インターコネクション用のアルミニウ
ムをフォトエツチング等によって形成する時にその形成
用のマスクを１枚変更するだけで容易に実現することが
でき（マスタースライス方式）、接続配線体３０３ｂも
この時のアルミニウムを利用すれば同時に形成すること
ができる。
なお、接続配線体３０３ｂはアルミニウムに限定される
ものではなく、ＩＪ電性のものであれば任意の材料を使
用することができる。すなわち用途に応じて配線接続体
３０３ｂを例えばポリシリコンとすることにより、入力
の保護抵抗を兼ねる等の他の機能も備えさせることが可
能である。
ものではなく、ＩＪ電性のものであれば任意の材料を使
用することができる。すなわち用途に応じて配線接続体
３０３ｂを例えばポリシリコンとすることにより、入力
の保護抵抗を兼ねる等の他の機能も備えさせることが可
能である。
このようにまずＴ１０セル３を形成し、その後にパッド
領域３０２内にパッド３０２ｂを形成して両者の間を接
続配線体３０３ｂで配線するようにすることにＪ：す、
第２図に示すように半導体チップ１のパッド２とフレー
ム上のインナーリード５とをワイヤ６により最短距離で
接続することが可能となる。
領域３０２内にパッド３０２ｂを形成して両者の間を接
続配線体３０３ｂで配線するようにすることにＪ：す、
第２図に示すように半導体チップ１のパッド２とフレー
ム上のインナーリード５とをワイヤ６により最短距離で
接続することが可能となる。
第２図は第１図に示す半導体チップをフレームにマウン
１へしてボンディングしたときの説明図である。すなわ
ちインナーリード５の最短距離位置にパッド３０２ｂを
配置するようにＪれば、ボンディングワイヤ６も最短距
離で接続でき、かつワイＡ７流れも少なくなる。しかも
ワイヤの節約を図ることかできる。
１へしてボンディングしたときの説明図である。すなわ
ちインナーリード５の最短距離位置にパッド３０２ｂを
配置するようにＪれば、ボンディングワイヤ６も最短距
離で接続でき、かつワイＡ７流れも少なくなる。しかも
ワイヤの節約を図ることかできる。
またパッド３０２ｂをＩ ／ Ｏｔル３と切り離して自
由度も大きくしであることから、パッド３０２ｂの形状
を任意とすることもでき、たとえばダブルボンディング
（１個のパッドに複数のワイヤをボンディングづる）や
電源ラインのパッドの場合には広い面積のパッドを形成
することも容易である。
由度も大きくしであることから、パッド３０２ｂの形状
を任意とすることもでき、たとえばダブルボンディング
（１個のパッドに複数のワイヤをボンディングづる）や
電源ラインのパッドの場合には広い面積のパッドを形成
することも容易である。
なお上記の実施例は、リードフレーム上にチップをマウ
ントシワイヤボンディングをした半導体＞ ｌｌｉ ｍ
Ｋ １３ｔｌ ｔ Ｚ＝も（７） Ｔ’ アルｈ’
、 Ｚ ｔＬ Ｇ；−＠ ’ｌ サレル’ｂのではない
。本発明は例えば、ワイヤを用いないでチップの電極（
パッド）を配線板に接着する方法（フェースダウンボン
ディング等）などにおいても適用することができる。
ントシワイヤボンディングをした半導体＞ ｌｌｉ ｍ
Ｋ １３ｔｌ ｔ Ｚ＝も（７） Ｔ’ アルｈ’
、 Ｚ ｔＬ Ｇ；−＠ ’ｌ サレル’ｂのではない
。本発明は例えば、ワイヤを用いないでチップの電極（
パッド）を配線板に接着する方法（フェースダウンボン
ディング等）などにおいても適用することができる。
上記の如〈発明によればフレームの種類や必要パッド数
等の用途に応じて、パッドの配置をアルミニウムのマス
クを変更するだけで自由に変更することができるため、
フレームにあわせたパッド位置を決めることによりフレ
ームを選ばず、ボンディングの無理がなく、ワイＡ７流
れ等の危険度が無くかつワイヤの節約につながるような
半導体装置およびその製造方法を得ることができる。
等の用途に応じて、パッドの配置をアルミニウムのマス
クを変更するだけで自由に変更することができるため、
フレームにあわせたパッド位置を決めることによりフレ
ームを選ばず、ボンディングの無理がなく、ワイＡ７流
れ等の危険度が無くかつワイヤの節約につながるような
半導体装置およびその製造方法を得ることができる。
また必要数のみのパッドを形成するだ（）でよいのでボ
ンディングミスがきわめて少なくなり、またパッド領域
を広く取ることができるのでパッドの形状も比較的自由
に形成することができるという利点がある。
ンディングミスがきわめて少なくなり、またパッド領域
を広く取ることができるのでパッドの形状も比較的自由
に形成することができるという利点がある。
第１図は本発明の一実施例パターンの説明図、第２図は
第１図に示す半導体チップをフレームに−７− マウントシた後ボンディングしたときの説明図、第３図
は従来装置の一構成例のパターンの説明図、第４図は第
３図に示す構成例の半導体チップをフレームにマウント
したのちボンディングのときの説明図である。 １・・・半導体チップ、２，３０２ｂ・・・パッド、３
・・・Ｉ１０セル、５・・・インナーリード、３ｏ２・
・・パッド領域、３０３・・・配線領域、３０３ｂ・・
・接続配線体。 出願人代理人 猪 股 清 −８− 特開ＢＨＧＯ−２６３４４２（４）
第１図に示す半導体チップをフレームに−７− マウントシた後ボンディングしたときの説明図、第３図
は従来装置の一構成例のパターンの説明図、第４図は第
３図に示す構成例の半導体チップをフレームにマウント
したのちボンディングのときの説明図である。 １・・・半導体チップ、２，３０２ｂ・・・パッド、３
・・・Ｉ１０セル、５・・・インナーリード、３ｏ２・
・・パッド領域、３０３・・・配線領域、３０３ｂ・・
・接続配線体。 出願人代理人 猪 股 清 −８− 特開ＢＨＧＯ−２６３４４２（４）
Claims (1)
- 【特許請求の範囲】 １、 半導体チップの周辺近傍に配列された複数のＩ１
０セルを含むＩ１０セル領域と、このＩ１０セル領域の
外側に形成された配線領域と、この配線領域の外側に形
成され前記複数のＩ１０セルのうち使用されるＩ１０セ
ルのみに対応する複数のパッドを含むパッド領域とを備
え、前記複数のＩ１０セルは前記配線領域に形成された
接続配線体によって対応する前記複数のパッドの各々に
接続されている半導体装置。 ２、 半導体チップの周辺近傍に複数のＩ１０セルを含
むＩ１０セル領域を形成し、次いでこのＩ１０セル領域
の外側に所定の間隔をあけて前記複数のＩ１０セルのう
ち使用されるＩ ／ Ｏｔルのみに対応する複数のパッ
ドを含むパッド領域を形成し、前記複数のＩ１０セルと
これに対応する前記複数のパッドを各々接続する接続配
線体を含む配線領域を前記所定の間隔の領域に形成する
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59119559A JPS60263442A (ja) | 1984-06-11 | 1984-06-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59119559A JPS60263442A (ja) | 1984-06-11 | 1984-06-11 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60263442A true JPS60263442A (ja) | 1985-12-26 |
Family
ID=14764314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59119559A Pending JPS60263442A (ja) | 1984-06-11 | 1984-06-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60263442A (ja) |
-
1984
- 1984-06-11 JP JP59119559A patent/JPS60263442A/ja active Pending
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