JPS60247943A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60247943A JPS60247943A JP10250084A JP10250084A JPS60247943A JP S60247943 A JPS60247943 A JP S60247943A JP 10250084 A JP10250084 A JP 10250084A JP 10250084 A JP10250084 A JP 10250084A JP S60247943 A JPS60247943 A JP S60247943A
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- JP
- Japan
- Prior art keywords
- wiring
- layer
- layer metals
- metal
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体集積回路装置に係り、特にマるタース
ライス方式を採用した装置に関わるものである。
ライス方式を採用した装置に関わるものである。
マスタースライス方式の半導体集積回路装置は、予め複
数の素子からなる基本セルを半導体基板に多数作シ込ん
でおき、配線層並びに接続穴を変更することによシ所望
の回路動作を得ようとするもので、新たな機能の回路の
要望に対し、比較的簡単に対処出来る特徴を有している
。
数の素子からなる基本セルを半導体基板に多数作シ込ん
でおき、配線層並びに接続穴を変更することによシ所望
の回路動作を得ようとするもので、新たな機能の回路の
要望に対し、比較的簡単に対処出来る特徴を有している
。
すなわち、金属配線を形成する以前の工程により作成さ
れる半導体チップは、全ての機能回路に共通でちるため
、上記方式を採用すると、開発期間の短縮、製造コスト
の低減が図れ、多品種少量生産を可能とする。
れる半導体チップは、全ての機能回路に共通でちるため
、上記方式を採用すると、開発期間の短縮、製造コスト
の低減が図れ、多品種少量生産を可能とする。
マスタースライス方式によるゲートアレイ型大規模集積
回路装置の一般的な例を第１図に示す。
回路装置の一般的な例を第１図に示す。
すなわち、この半導体集積回路装置は半導体チップ上が
、素子領域１、配線領域２、入出力端子並びに、入出力
回路領域３に分けられている。また、配線は通常２層金
属配線で行なわれ、横方向（水平方向）と縦方向（垂直
方向）の配線に、各々別の層が割り当てられる。
、素子領域１、配線領域２、入出力端子並びに、入出力
回路領域３に分けられている。また、配線は通常２層金
属配線で行なわれ、横方向（水平方向）と縦方向（垂直
方向）の配線に、各々別の層が割り当てられる。
さらに、素子領域は、基本セルを縦方向に並べたものを
単位として、それを何列か横方向に等間隔に配置して構
成されている。
単位として、それを何列か横方向に等間隔に配置して構
成されている。
しかし、この方式では大規模化に伴って、素子領域間の
配線本数が多くなると、配線領域の面積が増大し、チッ
プの集積度の低下を招く不都合がちった。
配線本数が多くなると、配線領域の面積が増大し、チッ
プの集積度の低下を招く不都合がちった。
一方で、この問題を解決するために、配線を行なう金属
の層数を３層以上にすれば、配線領域の面積の増大は、
抑制できるが、配線層並びに接続穴を形成する工程の数
が増え、マスタースライス方式の半導体集積回路装置特
有の開発期間の短縮、製造コストの低減といった利点に
抵触する難点があった。
の層数を３層以上にすれば、配線領域の面積の増大は、
抑制できるが、配線層並びに接続穴を形成する工程の数
が増え、マスタースライス方式の半導体集積回路装置特
有の開発期間の短縮、製造コストの低減といった利点に
抵触する難点があった。
本発明は、上記事情を考慮してなされたもので、マスタ
ースライス方式によるゲートアレイ型大規模集積回路装
置を提供することを目的としている。
ースライス方式によるゲートアレイ型大規模集積回路装
置を提供することを目的としている。
本発明の骨子は、１層目の金属で、電源配線等の素子領
域内の共通な配線を予め配線しておき、更に、配線領域
の縦方向（垂直方向）Ｖｃｌ一定の間隔で１層目の金属
を予め配しておき、２層目および３層目の金属の配線層
並びに接続穴を変更することによシ所望の回路を実現す
ることである。
域内の共通な配線を予め配線しておき、更に、配線領域
の縦方向（垂直方向）Ｖｃｌ一定の間隔で１層目の金属
を予め配しておき、２層目および３層目の金属の配線層
並びに接続穴を変更することによシ所望の回路を実現す
ることである。
本発明によれば、従来の２層或いは３層金属配線の、マ
スタースライス方式によるゲートアレイ型大規模集積回
路装置の製造方法に比べて下記の効果が得られる。
スタースライス方式によるゲートアレイ型大規模集積回
路装置の製造方法に比べて下記の効果が得られる。
すなわち、１層目の金属を予め、配線領域の縦方向（垂
直方向）に一定の間隔で配しておくため、配線領域では
、１，２．３層金属の３層金属配線が可能でラシ、従っ
て、２層金属配線に比べて、配線領域の縦方向のトラッ
クを効果的に利用出来、その結果として、チップ面積の
減少、チップの集積度の上昇が図れる。
直方向）に一定の間隔で配しておくため、配線領域では
、１，２．３層金属の３層金属配線が可能でラシ、従っ
て、２層金属配線に比べて、配線領域の縦方向のトラッ
クを効果的に利用出来、その結果として、チップ面積の
減少、チップの集積度の上昇が図れる。
更に、本発明では、１層目の金属は予め配線領域と素子
領域の共通な配線部分に配して、２．３層目の金属の配
線層並びに接続穴を変更することによって、所望の回路
を実現するため、従来の３層金属配線に比べて、製造工
数の縮少が図れる。
領域の共通な配線部分に配して、２．３層目の金属の配
線層並びに接続穴を変更することによって、所望の回路
を実現するため、従来の３層金属配線に比べて、製造工
数の縮少が図れる。
要約すれば、従来の２層金属配線と同じ製造工数で、チ
ップの集積度に関して、従来の３層金属配線と同等の効
果が得られる。
ップの集積度に関して、従来の３層金属配線と同等の効
果が得られる。
例えば、第２図に示すような、２層金属配線における配
線領域内の配線は、本発明によれば、第３図のように実
施されて、同一トラックの配線が可能となシ、使用トラ
ック数が１本減少する。このように、縦方向のトラック
数が大幅に減少でき、かつ、それが、従来の２層金属配
線と同じ製造工数で実現される。
線領域内の配線は、本発明によれば、第３図のように実
施されて、同一トラックの配線が可能となシ、使用トラ
ック数が１本減少する。このように、縦方向のトラック
数が大幅に減少でき、かつ、それが、従来の２層金属配
線と同じ製造工数で実現される。
第４図に本発明を適用したゲートアレイ型大規模集積回
路の例を示す。第５図に、第４図の配線領域及び素子領
域の詳細を示す。
路の例を示す。第５図に、第４図の配線領域及び素子領
域の詳細を示す。
基本セルは、例えば複数個の能動素子からなる０ＭＯ８
型とする。賞、−は１層目の金属、−ｍ−は２層目の金
属、・・・は３層目の金属、Ｘ印は１層目の金属と２層
目の金属の接続穴、四角で囲まれたＸ印は２層目の金属
と３層目の金属の接続穴でらる０ 第４図では、各配線領域を横方向（水平方向）に３等分
して、１層目の金属を一定の間隔で配している。第４図
に示す半導体チップに、２層目、３層目の金属の配線層
並びに接続穴を施して、所望の回路を実現する。第５図
に、第４図の素子領域と配線領域の１対の詳細と２，３
層の金属配線の実施例を示す。素子領域の端子α、ｉを
結ぶ配線Ａは、配線領域内に予め配されている１層目の
金属と、横方向（水平方向）の２層目の金属で配線され
る。β、βを結ぶ配線Ｂは、横方向（水平方向）の２層
目の金属と縦方向（垂直方向）の３層目の金属で、配線
Ａと同一の縦トラックを使用して配線される。ｊ、ｊを
結ぶ配線は、予め配されている１層目の金属と、その分
離されている部分ｄを２層目の金属でつなぎ、更に横方
向（水平方向）の２層目の金属で配線される。以上３つ
の基本となる配線方式で、配線を実施する。配線Ａと配
線Ｂのような、同一トラックを異なる配線層を共有する
ことにより、トラック数の減少が可能となり、配線領域
の面積の減少、チップの集積度の上昇が可能になる。
型とする。賞、−は１層目の金属、−ｍ−は２層目の金
属、・・・は３層目の金属、Ｘ印は１層目の金属と２層
目の金属の接続穴、四角で囲まれたＸ印は２層目の金属
と３層目の金属の接続穴でらる０ 第４図では、各配線領域を横方向（水平方向）に３等分
して、１層目の金属を一定の間隔で配している。第４図
に示す半導体チップに、２層目、３層目の金属の配線層
並びに接続穴を施して、所望の回路を実現する。第５図
に、第４図の素子領域と配線領域の１対の詳細と２，３
層の金属配線の実施例を示す。素子領域の端子α、ｉを
結ぶ配線Ａは、配線領域内に予め配されている１層目の
金属と、横方向（水平方向）の２層目の金属で配線され
る。β、βを結ぶ配線Ｂは、横方向（水平方向）の２層
目の金属と縦方向（垂直方向）の３層目の金属で、配線
Ａと同一の縦トラックを使用して配線される。ｊ、ｊを
結ぶ配線は、予め配されている１層目の金属と、その分
離されている部分ｄを２層目の金属でつなぎ、更に横方
向（水平方向）の２層目の金属で配線される。以上３つ
の基本となる配線方式で、配線を実施する。配線Ａと配
線Ｂのような、同一トラックを異なる配線層を共有する
ことにより、トラック数の減少が可能となり、配線領域
の面積の減少、チップの集積度の上昇が可能になる。
第１図は、従来のマスタースライス方式によるゲートア
レイ型大規模集積回路装置の構成例を示す平面図、第２
図および第３図は、本発明の詳細な説明する平面図、第
４図および第５図は、本発明の実施例に係る半導体集積
回路装置の構成を示す平面図である。 図において、１・・・素子領域、２・・・配線領域、３
・・・入出力端子並びに入出力回路領域、４．１２・・
・１層目の金属、 工３・・・電源線。 代理人 弁理士 則 近 憲 佑（ほか１名）第１図 第２図 第３図 第４図
レイ型大規模集積回路装置の構成例を示す平面図、第２
図および第３図は、本発明の詳細な説明する平面図、第
４図および第５図は、本発明の実施例に係る半導体集積
回路装置の構成を示す平面図である。 図において、１・・・素子領域、２・・・配線領域、３
・・・入出力端子並びに入出力回路領域、４．１２・・
・１層目の金属、 工３・・・電源線。 代理人 弁理士 則 近 憲 佑（ほか１名）第１図 第２図 第３図 第４図
Claims (2)
- （１）半導体基板に、基本セルを複数個配列し集積して
なるチップに必要に応じた配線パターンを施して所望の
回路動作を実現する半導体集積回路装置において、１層
目の金属で電源線等の素子領域の共通配線及び配線領域
の縦方向（垂直方向）に、一定の間隔で複数本の配線が
設置され２，３層目の金属配線層並びに接続穴の変更で
所望の回路動作を実現する半導体集積回路装置。 - （２）配線領域に設置する１層目の金属配線は配線領域
の上端から下端に至る途中で複数箇所切断して設置され
て′なる前記特許請求の範囲第１項記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10250084A JPS60247943A (ja) | 1984-05-23 | 1984-05-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10250084A JPS60247943A (ja) | 1984-05-23 | 1984-05-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60247943A true JPS60247943A (ja) | 1985-12-07 |
Family
ID=14329125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10250084A Pending JPS60247943A (ja) | 1984-05-23 | 1984-05-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247943A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230164A (ja) * | 1988-07-20 | 1990-01-31 | Fujitsu Ltd | マスタスライス型半導体集積回路装置およびその製造方法 |
| US5060045A (en) * | 1988-10-17 | 1991-10-22 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
| US5903022A (en) * | 1995-04-12 | 1999-05-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device having improved word line arrangement in a memory cell array |
-
1984
- 1984-05-23 JP JP10250084A patent/JPS60247943A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230164A (ja) * | 1988-07-20 | 1990-01-31 | Fujitsu Ltd | マスタスライス型半導体集積回路装置およびその製造方法 |
| US5060045A (en) * | 1988-10-17 | 1991-10-22 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
| US5903022A (en) * | 1995-04-12 | 1999-05-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device having improved word line arrangement in a memory cell array |
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