JPH03145743A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、マスタス
ライス方式を採用する半導体集積回路装置に適用して有
効な技術に関するものである。

〔従来の技術〕

マスタスライス方式を採用する半導体集積回路装置は行
列状に規則的に配列されたベーシックセル（基本セル）
内及びベーシックセル間を複数層の信号配線で結線する
。前記ベーシックセルの機能及び配列はほぼ固定である
が、前記信号配線の結線パターンは要求される論理毎に
変更できる。つまり、マスタスライス方式を採用する半
導体集積回路装置は前記結線パターンの変更のみで短期
間内に多品種のものを開発できる。

マスタスライス方式を採用する半導体集積回路装置にお
いて、信号配線の結線パターンはコンピュータを使用す
る自動配置配線システム（ＤＡ：Ｄｅｓｉｇｎ人ｕｔｏ
ｍａｔｉｏｎ）で形成される。自動配置配線システムで
は以下の処理がなされる。

まず、設計された論理回路図に基づき、この論理回路情
報を自動配置配線システムに入力する。

次に、自動配置配線システムはベースデータに固定パタ
ーンとして記憶されているベーシックセルパターンを仮
想的に表現された半導体集積回路装置（ペースチップ）
上に配置する。そして、前記論理回路情報に基づき、前
記ベーシックセルパタンに沿って論理回路の結線パター
ンを配置する（基本セル内配線を配置する）。この論理
回路の結線パターンは論理回路又は論理回路の一部を構
成する。前記論理回路の結線パターンの配置は自動配置
配線システムにより自動的に行われる。

次に、自動配置配線システムは、各々の論理回路間を自
動的に信号配線で結線し、半導体集積回路装置に搭載す
る論理を完成させる。

次に、自動配置配線システムで完成された論理の情報は
、この自動配置配線システムにおいてデザインルールに
基づきマスク作成用データに変換される。

この後、マスク作成用データに基づき、例えば電子線描
画装置で結線用マスクを形成する。そして、この結線用
マスクを使用し、デバイスプロセスを施すことにより所
定の論理が搭載された半導体集積回路装置が完成する。

この種のマスタスライス方式を採用する半導体集積回路
装置は、高集積化に伴うゲート数の増大で単位面積当り
のゲート数が増大し、ベーシックセルアレイ内での電流
密度が増大する傾向にある。

このため、マスタスライス方式を採用する半導体集積回
路装置はベーシックセルアレイの外周に電源配線を延在
させると共にベーシックセルアレイ内に補助用電源配線
を延在させる。前記ベーシックセルアレイの外周は人出
力バッファ回路が配置され、前記電源配線はこの入出力
バッファ回路上を延在する。前記補助用電源配線は、電
流密度を緩和してマイグレーションの影響を低減するこ
とができるので、半導体集積回路装置の電気的信頼性を
向上できる。この補助用電源配線を配置する技術につい
ては例えば特開昭６３−１．５２１６３号公報に記載さ
れる。

〔発明が解決しようとする課題〕

前述のマスタスライス方式を採用する半導体集積回路装
置において、本発明者は次のような問題点が生じること
を見出した。

前述の補助用電源配線は自動配置配線システムのベース
データに固定パターン情報として組込まれる。つまり、
デバイスプロセス後の完成した半導体集積回路装置は異
なる論理を搭載した別の機種であっても補助用電源配線
の延在する位置が同一である。この補助用電源配線は、
最多過大な電流密度が生じる場合（ワーストケース）を
想定し、本数や配線サイズ（主に断面積）が設計される
。このため、電流密度が小さい領域においてもワースト
ケースで設計された補助用電源配線が延在するので、補
助用電源配線の占有面積が増太し、論理回路の実装率が
低下する。

そこで、本発明者が開発中のマスタスライス方式を採用
する半導体集積回路装置は公知技術ではないが以下の技
術を採用する。この技術は、電流密度に応じて補助用電
源配線の配置本数や配線サイズを変化させ、無駄な補助
用電源配線を低減して、論理回路の実装率を向上する技
術である。マスタスライス方式を採用する半導体集積回
路装置は論理回路の結線パターン（基本セル内配線）及
び論理回路間の列方向の結線パターンを第１層目配線層
に形成する。第１層目配線層には論理回路の各素子に電
源を供給する電源配線（セル電源配線）が配置され、こ
の電源配線は結線パターンと同様に列方向に延在する。

また、論理回路間の行方向の結線パターンは第２層目配
線層に形成される。

前記補助用電源配線は、電流密度を低減する目的で、第
２層目配線層及び第３層目配線層に形成される。第２層
目配線層に形成される補助用電源配線は論理回路間を接
続する行方向に延在する結線パターンと同一行方向に延
在する。第３層目配線層に形成される補助用電源配線は
列方向に延在する。つまり、本発明者が開発中のマスタ
スライス方式を採用する半導体集積回路装置は３層電源
配線構造で構成される。各層の電源配線間は層間絶縁膜
に形成された接続孔を通して電気的に接続される。この
補助用電源配線の配置本数や配線サイズは自動配置配線
システムにより自動的に設定される。

しかしながら、前記補助用電源配線の配置本数や配線サ
イズが変化する毎にデバイスプロセスにおける電源配線
間の接続部分の状態が変化する。

例えば、第１層目配線層に形成された電源配線と第２層
目配線層に形成された補助用電源配線とを接続する下層
の接続孔上に、第２層目配線層に形成された補助用電源
配線と第３層目配線層に形成された補助用電源配線とを
接続する上層の接続孔が配置された場合、下記の不良が
生じる。つまり、上層の接続孔で形成される段差は下層
の接続孔で形成される段差が加算されて大きくなるので
、上層の接続孔の導通不良、上層の接続孔の部分におい
て第３層目配線層で形成される補助用電源配線のステッ
プカバレッジの低下等が多発する。第３層目配線層で形
成される補助用電源配線は、ステップカバレッジが低下
すると、断面積の縮小によ７− リマイグレーションの影響が大きくなり、最悪の場合は
断線不良を生じる。このため、電流密度に応じて自動配
置配線システムで補助用電源配線を自動的に配置するこ
とができない。

本発明の目的は、マスタスライス方式を採用する半導体
集積回路装置において、電源配線間の導通不良、電源配
線の断線不良等を低減し、電気的信頼性を向上すること
が可能な技術を提供することにある。

゛本発明の他の目的は、マスタスライス方式を採用する
半導体集積回路装置において、前記補助用電源配線の占
有面積を縮小し、回路の実装率を向上することが可能な
技術を提供することにある。

本発明の他の目的は、前記目的を達成すると共に、自動
配置配線システムを使用して前記補助用電源配線を自動
的に配置し、しかも電源配線間の接続を自動的に行い、
前記マスタスライス方式を採用する半導体集積回路装置
の開発期間を短縮することが可能な技術を提供すること
にある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）第１層目電源配線及び第３層目電源配線を列方向
に延在させ、第２層目電源配線を行方向に延在させる３
層電源配線構造のマスタスライス方式を採用する半導体
集積回路装置であって、前記第１層目電源配線、第２層
目電源配線及び第３層目電源配線が交差する領域におい
て、前記第１層目電源配線と第２層目電源配線とを接続
する第１接岐孔の周囲に、前記第２層目電源配線と第３
層目電源配線とを接続する第２接続孔を配置する。

（２）前記第２接続孔は、前記第１接続孔の周囲におい
て、前記第１接続孔が前記第２電源配線の延在する方向
に移動する領域には配置されない。

〔作　　用〕

上述した手段（１）によれば、前記第２接続孔下に第１
接続孔が存在せず、第２接続孔が形成される領域の下地
段差形状を緩和できるので、第２接続孔の導通不良、第
３層目電源配線の断線不良等を低減し、マスタスライス
方式を採用する半導体集積回路装置の電気的信頼性を向
上できる。この結果、自動配置配線システムを使用して
、電源配線、特に第２層目電源配線及び第３層目電源配
線の配置本数や配線サイズを電流密度に応じて自動的に
設定し、この最適設計された電源配線を自動的に配置で
きるので、マスタスライス方式を採用する半導体集積回
路装置の開発期間を短縮できる。

また、前記第１接続孔の周囲の広い領域に前記第２接続
孔を配置し、第２接続孔の総面積を第１接続孔に比べて
大きく形成できるので、前記第３層目電源配線から第２
層目電源配線を通して第１層目電源配線に電流密度を集
中させずに徐々に電源を供給できる。この結果、電源配
線間の接続部において、抵抗値を低減し或はマイグレー
ションの影響を低減できるので、マスタスライス方式を
採用する半導体集積回路装置の電気的信頼性を向上でき
る。

上述した手段（２）によれば、前記各層の電源配線が交
差する領域において、第１層目電源配線の配線間ピッチ
と第３層目電源配線の配線間ピッチとの間にずれが存在
する場合でも、第１接続孔の配置位置と第２接続孔の配
置位置とが一致しないので、第２接続孔が形成される領
域の下地段差形状を緩和し、前記手段（１）の効果と同
様に、第２接続孔の導通不良、第３層目電源配線の断線
不良等を低減し、マスタスライス方式を採用する半導体
集積回路装置の電気的信頼性を向」二できる。

以下、本発明の構成について、敷詰方式（ｓｃａ　。

ｆ　ｇａｔｅｓ）を採用した、マスタスライス方式を採
用する半導体集積回路装置に本発明を適用した一実施例
とともに説明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

１ １２〜 本発明の一実施例である敷詰方式を採用した、マスタス
ライス方式を採用する半導体集積回路装置の基本概略構
成を第１図（平面図）で示す。

第１図に示すように、マスタスライス方式を採用する半
導体集積回路装置１は平面形状が方形状のチップ（例え
ば単結晶珪素基板）で構成される。

半導体集積回路装置１は方形状の各辺に沿った周辺部分
に外部端子（ポンディングパッド）２、人出カバッファ
回路３の夫々を複数配置する。

本実施例のマスタスライス方式を採用する半導体集積回
路装置１は３層配線構造で構成される。

したがって、前記外部端子２は、最上層の配線層で形成
されるので、３層目（及び２層目）の配線形成工程で形
成される。３層配線構造の各配線層はアルミニウム配線
又はアルミニウム合金配線で形成される。アルミニウム
合金配線はアルミニウムにＣｕかＣｕ及びＳｉを添加す
る。Ｃｕは主にエレクトロマイグレーションの影響を低
減する作用がある。Ｓｉは主にアロイスパイク現象を低
減する作用がある。

人出力バッファ回路３は１つ（又は複数個）の外部端子
２に対応する位置に外部端子２よりも内側に配置される
。人出力バッファ回路３はその構成を詳細に示していな
いが入力バッフ７回路用セル及び出力バッファ回路用セ
ルで構成される。入力バッファ回路用セルは、例えば相
補型Ｍ　Ｉ　Ｓ　Ｆ　ＥＴ（ＣＭＯ８）で構成され、主
に第１層目の配線形成工程で形成される配線で入力バッ
ファ回路として結線される。また、入力バッファ回路用
セルは静電気破壊防止回路を構成できる保護抵抗素子や
クランプ用ＭＩＳＦＥＴを配置する。出力バッファ回路
用セルは、相補型ＭＩＳＦＥＴ　（及びバイポーラ１〜
ランジスタ）で構成され、第１層目の配線形成工程で形
成される配線で出力バッファ回路として結線される。

前記人出力バッファ回路３の上部には、前記第１図及び
第２図（要部拡大平面図）に示すように、主要電源配線
２０が延在する。主要電源配線２０は人出カバソファ回
路３の上部のほぼ全域に配置され、主要電源配線２０の
平面形状はリング状に構成される。主要電源配線２０は
電源電圧配線（Ｖ　Ｃ０）２０Ａ及び基準電圧配線（Ｖ
、、）２０Ｂで構成される。

前記電源電圧配線２０Ａは例えば回路の動作電圧５［ｖ
］が印加される。電源電圧配線２０Ａは第２層目の配線
形成工程で形成される。

前記基準電圧配線２０Ｂは例えば回路の接地電位０［ｖ
］が印加される。基準電圧配線２０Ｂは、例えば第２層
目の配線形成工程及び第３層目の配線形成工程で形成さ
れ、２層電源配線構造で構成される。この基準電圧配線
２０Ｂは電源電圧配線２０Ａの外周にそれに沿って平行
に延在する。

前記半導体集積回路装置１の中央部分において、人出力
バッファ回路３で周囲を囲まれた領域内には論理回路を
形成するベーシックセルアレイ（論理回路部）４が設け
られる。このベーシックセルアレイ４にはベーシックセ
ル（基本セル）５が行列状に複数配置される。ベーシッ
クセル５は、固定チャネル方式とは異なり、配線形成領
域（配線チャネル領域）を介在させずに、行列状に密に
配列される（敷詰められる）。

前記ベーシックセル５は第３図（要部平面図）に示すよ
うに４個の相補型ＭＩＳＦＥＴ（ＣＭＯ８）で構成され
る。つまり、ベーシックセル５は４つのｐチャネルＭＩ
ＳＦＥＴＱＰ及び４つのｎチャネルＭ　ｒ　Ｓ　Ｆ　Ｅ
　Ｔ　Ｑ　ｎで構成される。ｐチャネルＭＩＳＦＥＴＱ
ｐはフィールド絶縁膜６で周囲を規定された領域内にお
いてｎ型ウェル領域の主面に形成される。ｐチャネルＭ
ＩＳＦＥＴＱｐは主にゲート絶縁膜、ゲート電極７、ソ
ース領域及びドレイン領域である一対のｐ゛型半導体領
域８で構成される。ｎチャネルＭＩＳＦＥＴＱｎはフィ
ールド絶縁膜６で周囲を規定された領域内においてｎ型
ウェル領域の主面に形成される。ｎチャネルＭＩＳＦＥ
ＴＱｎは主にゲート絶縁膜、ゲート電極７、ソース領域
及びドレイン領域である一対のゴ型半導体領域９で構成
される。

ｐチャネルＭＩＳＦＥＴＱＰの一方のｐ゛型半導体領域
８はゲート長方向に隣接する他のｐチャネルＭＩＳＦＥ
ＴＱｐの他方のｐ゛型半導体領域８と一体に構成される
。つまり、４つのｐチャネルＭ５− ６− ＩＳＦＥＴＱＰの夫々はフィールド絶縁膜６を介在させ
ずに直列に接続される。同様に、ｎチャネルＭ　Ｉ　Ｓ
　Ｆ　Ｅ　Ｔ　Ｑ　ｎの一方のｎ°型半導体領域９は、
ゲート長方向に隣接する他のｎチャネルＭＩＳＦＥＴＱ
ｎの他方のゴ型半導体領域９と一体に構成される。つま
り、４つのｎチャネルＭＩＳＦＥＴＱｎの夫々は直列に
接続される。このベーシックセル５は４人力ＮＡＮＤゲ
ート回路を形成し易く構成される。なお、ベーシックセ
ル５は、前述の４人力ＮＡＮＤゲート回路に限定されず
、２人力ＮＡＮＤゲート回路、３人力ＮＡＮＤゲート回
路を形成し易く構成してもよい。

前記ベーシックセル５内の各素子は主に第１層目の配線
形成工程で形成される信号配線１１によって結線される
。結線が施されたベーシックセル５は、前記ＮＡＮＤゲ
ート回路、Ｆ／Ｆ回路等、所定の論理回路又はその一部
を構成する。

ベーシックセル５上には、第１図乃至第３図に示すよう
に、電源配線（セル電源配線）２１が延在する。電源配
線２１は、第１層目の配線形成工程で形成され、列方向
（Ｘ方向）に延在する。この電源配線２１は電源電圧配
線（Ｖ、、）２１Ａ及び基準電圧配線（Ｖ、、）２１Ｂ
で構成される。電源電圧配線２１Ａは、ベーシックセル
５のｐチャネルＭＩＳＦＥＴＱｐに最小限の結線長で接
続するために、このｐチャネルＭＩＳＦＥＴＱＰ上に延
在する。同様に、基準電圧配線２１Ｂは、ベーシックセ
ル５のｎチャネルＭＩＳＦＥＴＱｎに最小限の結線長で
接続するために、とのｎチャネルＭＩＳＦＥＴＱｎ上に
延在する。前記電源電圧配線２１Ａ、基準電圧配線２１
Ｂの夫々は、所定間隔だけ離隔し、かつ実質的に平行に
延在する。

この電源配線２１は、前記第２図に示すように、ベーシ
ックセルアレイ４上を列方向に延在し、ベーシックセル
アレイ４の端部において、補助用電源配線２２に接続さ
れる。この補助用電源配線２２は、第２層目の配線形成
工程で形成され、ベーシックセルアレイ４と入出力バッ
ファ回路３との間を行方向（Ｙ方向）に延在する。補助
用電源配線２２は主要電源配線２０や電源配線２１と同
様に補助用電源電圧配線（Ｖ、。）２２Ｃ及び補助用基
準電圧配線（Ｖ、、）２２Ｄをペアにして延在する。電
源配線２１の電源電圧配線２１Ａ、補助用電源配線２２
の補助用電源電圧配線２２Ｃの夫々は両者間の層間絶縁
膜３１（図示しない）に形成された接続孔ＴＨＩを通し
て電気的に接続される。同様に、基準電圧配線２１Ｂ、
補助用基準電圧配線２２Ｄの夫々は接続孔ＴＨＩを通し
て電気的に接続される。この接続孔ＴＨＩの詳細な説明
については後述する。

前記ベーシックセルアレイ４の端部に延在する補助用電
源配線２２の補助用電源電圧配線２２Ｃはその延在方向
の端部において人出カバソファ回路３上を延在する主要
電源配線２０の電源電圧配線（第２層目）２０Ａに直接
々続される。補助用電源配線２２の補助用基準電圧配線
２２Ｄはその延在方向の端部において主要電源配線２０
の基準電圧配線（第３層目）２０Ｂに接続される。この
補助用基準電圧配線２２Ｄ、電源電圧配線２０Ｂの夫々
は両者間の層間絶縁膜３２（図示しない）に形成された
接続孔ＴＨ２を通して電気的に接続される。

また、このベーシックセルアレイ４の端部に延在する補
助用電源配線２２（２２Ｃ１２２Ｄの夫々）は、その延
在方向において所定間隔毎に、ベーシックセルアレイ４
上を列方向に延在する補助用電源配線２３に接続される
。この補助用電源配線２３は第３層目の配線形成工程で
形成される。補助用電源配線２２．２３の夫々の接続は
接続孔Ｔ　Ｈ２を通して行われ、かつ、補助用電源配線
２３は主要電源配線２０に接続されるが、この補助用電
源配線２３の構成については後に詳細に説明する。なお
、ベーシックセル５内の各素子と第１層目の配線形成工
程で形成される配線２１の夫々とは、両者間に形成され
た層間絶縁膜３０（図示しない）により電気的に絶縁さ
れ、接続孔ＣＮＩを通して電気的に接続される。

前記補助用電源配線２２は、人出カバソファ回路３上に
延在する主要電源配線２０に接続されると共に、この接
続に対して独立に、ベーシックセルアレイ４上に延在す
る電源配線２１に接続される。人出力バッファ回路３の
サイズは通常ベーシックセル５のサイズに比べて大きく
、人出力バッファ回９ ０ 路３の配列間隔とベーシックセル５の配列間隔とは一致
しない。入出力バッファ回路３の入力バッファ回路セル
又は出力バッファ回路セルの結線パターン、及び入出力
バッファ回路３とベーシックセル５との結線パターンは
第１層目の配線形成工程で形成されるので、主要電源配
線２０と電源配線２１との接続は人出カバソファ回路３
間にのみ大半が限定される。また、ベーシックセルアレ
イ４のベーシックセル５は半導体集積回路装置１に搭載
される論理によっていずれかを論理回路、その他を第１
層目の配線形成工程で形成される結線パターンの配線領
域（配線チャネル領域）とするので、電源配線２１が配
置される位置が変化する。すなわち、補助用電源配線２
２は、主要電源配線２０と電源配線２１との接続を行う
場合の自由度を高め、自動配置配線システムで自動的に
接続できるレイアウトで構成される。

前記ベーシックセル５間又はベーシックセル５て形成さ
れた論理回路間は第１層目、第２層目、第３層目の夫々
の配線形成工程で形成された信号配線により結線される
。第１層目の配線形成工程で形成される信号配線１１は
、論理回路として使用されない（論理回路を形成しない
）ベーシックセル５上に配置され、列方向に延在させる
。第２層目の配線形成工程で形成される信号配線１２は
行方向に延在させる。第３層目の配線形成工程で形成さ
れる信号配線１３は前記第１層目の配線形成工程で形成
される配線と同一列方向に延在させる。前記第１層目、
第２層目、第３層目の夫々の配線形成工程で形成される
信号配線の配線幅寸法は、本実施例の半導体集積回路装
置１において、約２〜４［μｍｌで形成される。第１層
目、第２層目の夫々の配線形成工程で形成される信号配
線の膜厚は、信号配線を主体に配置し、信号配線の加工
精度を高めるため、例えば４００〜６００［ｎｍｌで形
成される。第３層目の配線形成工程で形成される配線の
膜厚は、電源配線を主体に配置し、この電源配線の電流
密度を低減するため、例えば６００〜１０００［ｎｍｌ
で形成される。各層の信号配線は、コンピュータを使用
する自動配置配線システムのデイスプレィ上に表示され
る配線領域（Ｘ−Ｙ格子状の配線形成領域）に対応する
領域上に延在する。

第１層目の配線形成工程で形成される信号配線１１、第
２層目の配線形成工程で形成される信号配線１２の夫々
は、両者間に形成された層間絶縁膜３１により電気的に
絶縁され、接続孔ＴＨＩを通して電気的に接続される。

同様に、第２層目の配線形成工程で形成される信号配線
１２、第３層目の配線形成工程で形成される信号配線１
３の夫々は、両者間に形成された層間絶縁膜３２により
電気的に絶縁され、接続孔ＴＨ２を通して電気的に接続
される。

なお、ベーシックセル５内の各素子と第１層目の配線形
成工程で形成される信号配線１１の夫々とは。

両者間に形成された層間絶縁膜３０により電気的に絶縁
され、接続孔ＣＮ１を通して電気的に接続される。

前記ベーシックセルアレイ４上には前記第１図乃至第３
図に示すように補助用電源配線２２．２３の夫々が延在
する。

補助用電源配線２２は、第２層目の配線形成工程で形成
され、行方向に延在する。補助用電源配線２２は列方向
に実質的に等間隔（等配線ピッチ又は等配線中心間隔）
Ｎで複数本配置される。複数本配置された夫々の補助用
電源配線２２は実質的に同一配線幅寸法で形成される。

この補助用電源配線２２は、ベーシックセルアレイ４上
に延在する電源配線（セル電源配線）２１に電源を供給
し、電源の補強を行う。電源配線２１は、その延在方向
において複数本の補助用電源配線２２と交差し、この交
差毎に補助用電源配線２２から電源が供給される。つま
り、補助用電源配線２２は、電源配線２１の延在方向に
おいて、所定間隔毎（間隔Ｎ毎）に電源を供給する。補
助用電源配線２２は、前記第２図に示すように、前記主
要電源配線２０や電源配線２１と同様に、補助用電源電
圧配線（Ｖ、ｃ）２２Ａ及び補助用基準電圧配線（■□
）２２Ｂをペアにして延在させる。この補助用電源配線
２２は前記人出カバソファ回路３とベーシックセルアレ
イ４との間に配置された補助用電源配線２２とほぼ同様
に構成される。つまり、２３− ２４ 補助用電源配線２２のうち補助用電源電圧配線２２Ａは
主要電源配線２０の電源電圧配線２０Ａに直接々続され
る。補助用電源配線２２のうち補助用基準電圧配線２２
Ｂは主要電源配線２０の基準電圧配線（第３層目）２０
Ｂに接続孔ＴＨ２を通して接続される。

一方、補助用電源配線２３は、第３層目の配線形成工程
で形成され、列方向に延在する。補助用電源配線２３は
行方向に実質的に等間隔Ｍで複数本配置される。複数本
配置された夫々の補助用電源配線２３は実質的に同一配
線幅寸法で形成される。この補助用電源配線２３は、前
記補助用電源配線２２に電源を供給し、電源の補強を行
う。補助用電源配線２２は、その延在方向において複数
本の補助用電源配線２３と交差し、この交差毎に補助用
電源配線２３から電源が供給される。つまり、補助用電
源配線２３は、補助用電源配線２２の延在方向において
、所定間隔毎（間隔Ｍ毎）に電源を供給する。補助用電
源配線２３は、前記第２図に示すように、前記主要電源
配線２０、電源配線２１、補助用電源配線２２の夫々と
同様に、補助用電源電圧配線（Ｖ、。）２３Ａ及び補助
用基準電圧配線（Ｖ、、）２３Ｂをペアにして延在させ
る。補助用電源配線２３のうち補助用電源電圧配線２３
Ａは主要電源配線２０の電源電圧配線２０Ａに接続孔Ｔ
Ｈ２を通して接続される。補助用電源配線２３のうち補
助用基準電圧配線２３Ｂは主要電源配線２０の基準電圧
配線（第３層目）２０Ｂに直接々続される。

このよう■こ、前記半導体集積回路装置１は、前記人出
カバソファ回路３上に延在する主要電源配線（第２層目
及び第３層目）２０から補助用電源配線（第３層目）２
３、補助用電源配線（第２層目）２２、電源配線（第１
層目）２１の夫々を通してベーシックセル５に電源を供
給する。つまり、半導体集積回路装置１は、ベーシック
セルアレイ４上を格子状に延在する補助用電源配線２２
及び２３により、ベーシックセルアレイ４に均一に電源
を供給できる。前述のように、上層の補助用電源配線２
３から補助用電源配線２２を介して下層の電源配線２１
に順次電源を分散（分岐）するので、下層の電源配線２
１から上層の補助用電源配線２３に向って順次配線幅寸
法が大きく構成される。例えば、下層の電源配線２１は
約６〜１０［μｍ］の配線幅寸法で形成される。補助用
電源配線２２は約１５〜２５［μｍ］の配線幅寸法で形
成される。上層の補助用電源配線２３は約３０〜５０［
μｍ］の配線幅寸法で形成される。

前記列方向に延在する補助用電源配線２３の間隔Ｍ及び
配線本数、行方向に延在する補助用電源配線２２の間隔
Ｎ及び配線本数の夫々は、使用される周波数及び配線サ
イズを主要な要件とし、ベーシックセル５数に基づき規
定される。第４図に一例の周波数とベーシックセル数と
の関係を示す。第４図において、横軸は使用される周波
数ＣＭ　Ｈｚ　Ｅを示す。縦軸はベーシックセル５数（
行方向に配列されたベーシックセル５の数ｍ個と列方向
に配列されたベーシックセル５の数ｎ個との積）を示す
。曲線Ａ、Ｂ、Ｃの夫々は補助用電源配線２２の断面積
に補助用電源配線２３の断面積を加算した補助用電源配
線の合計の断面積［μｍ２コを示す。曲線Ａは例えば補
助用電源配線の合計の断面積が２２〜２３［μｍ２］で
ある。曲線Ｂは例えば補助用電源配線の合計の断面積が
３５〜３６［μｍ２］である。曲線Ｃは例えば補助用電
源配線の合計の断面積が６１〜６２［μｍ２］である。

つまり、１個のベーシックセル５に最適な電流密度を測
定することができるので、使用される周波数に応じて第
３図からベーシックセル５数とそのベーシックセル５数
に必要な補助用電源配線の合計の断面積を求めることが
できる。

例えば、使用される周波数を３０［ＭＨｚ］、補助用電
源配線の合計の断面積が２２〜２３［μｍ　２　］（曲
線Ａ）の夫々とする場合、最適な電流密度となるための
ベーシックセル５数は約１０００個である。このベーシ
ックセル５数は行方向に配置されたベーシックセル５の
数ｍ個と列方向に配置されたベーシックセル５の数ｎ個
との積であるので、例えば行方向に配列された１０個の
ベーシックセル５毎に１本の補助用電源配線２３を延在
させ、列方向に配列された１００個のベーシックセル５
毎に１本の補助用電源配線２２を延在させる。本発明者
が開発中のマスタスライス方式を採用する半導７ ２８− 体集積回路装置１は、行方向に配列された約１０〜２０
個のベーシックセル５毎に１本の補助用電源配線２３を
延在させ、列方向に配列された約１００〜２００個のベ
ーシックセル５毎に１本の補助用電源配線２２を延在さ
せる。

つまり、行方向に延在する補助用電源配線２２と列方向
に延在する補助用電源配線２３とで区画され囲まれた領
域内に配列されたベーシックセル５数は他の区画された
領域内に配列されたベーシックセル５数と実質的に等し
くなる。また、区画された領域内の夫々の電流密度は実
質的に等しくなる。

したがって、補助用電源配線２２及び２３で区画された
夫々の領域は、ベーシックセル５数に基づいて電流密度
が最適に設定されているので、どんな論理回路が配置さ
れても極端な電流密度の集中が生じない。なお、前記区
画された領域内のベーシックセル５の使用率（論理回路
の配置割合）は、必ずしも１００［％］である必要はな
く、通常は許容範囲を２０［％］程度備えるので、８０
［％］程度が平均である。

このように、マスタスライス方式を採用する半導体集積
回路装置１において、ベーシックセルアレイ４に列方向
に延在しかつ行方向に実質的に等間隔Ｍで複数本配置さ
れた補助用電源配線２３及び行方向に延在しかつ列方向
に実質的に等間隔Ｎで複数本配置された補助用電源配８
２２を設ける（補助用電源配線２３の配置と補助用電源
配線２２の配置との比をＭＡＮとする）。この構成によ
り、前記補助用電源配線２３及び補助用電源配線２２で
区画された各領域のベーシックセル５数を実質的に等し
くし、各区画された領域内の電流密度を等しくできるの
で、各区画された領域内の電流密度に応じて補助用電源
配線２３、補助用電源配線２２の夫々の本数やサイズを
最適化し、無駄な補助用電源配線２２．２３の夫々の占
有面積を縮小し、マスタスライス方式を採用する半導体
集積回路装置１の論理回路の実装率を向上できる。

前記下層の電源配線２１と補助用電源配線２２との接続
部、補助用電源配線２２と補助用電源配線２３との接続
部の具体的構造について、第２図、第５図（要部拡大平
面図）及び第６図（第５図のｖｉ−ｖｉ切断線で切った
断面図）を用いて説明する。

前記電源配線２１（第１層目）と補助用電源配線２２（
第２層目）とを接続する接続孔ＴＨＩは、第５図及び第
６図に示すように、電源配線２１の中心線Ｘ１と補助用
電源配線２２の中心線Ｙ２との交差部分において、層間
絶縁膜３１に形成される。接続孔ＴＨ１は、加工時のエ
ツチング条件を均一にして製造上の歩留りを高め、かつ
電源供給経路における抵抗値を低減するために、小さい
開口サイズで複数個密に配置され、しかも複数個の夫々
の開口サイズをほぼ同一として構成される。つまり、接
続孔ＴＨＩは、電源配線２１．補助用電源配線２２の夫
々の配置位置が半導体集積回路装置１に搭載される論理
によって変化するので、どこの領域にどのような条件で
配置された場合でも、導通不良が生じないレイアウトで
構成される。また、この電源配線２１、補助用電源配線
２２の夫々の交差部に配置された接続孔ＴＨＩは、前述
の理由に基づき、基本的に、第１層目の配線形成工程で
形成される配線と第２層目の配線形成工程で形成される
配線とを接続する接続孔ＴＨＩとほぼ同−開口サイズで
構成される。例えば、前記接続孔ＴＨＩは、前記第３図
に示す第２層目の配線形成工程で形成される信号配線１
２と第１層目の配線形成工程で形成される信号配線１１
との夫々を接続する接続孔ＴＨＩと同一開口サイズで構
成される。この開口サイズに限定されないが、本実施例
のマスタスライス方式を採用する半導体集積回路装置１
は０．８［μｍ］製造プロセスを採用するので、前記接
続孔ＴＨＩは例えば０．８Ｘ０．８Ｃμｍ２］で構成さ
れる。前記接続孔ＴＨ１は、後述する自動配置配線シス
テムにおいて、中心線Ｘ１と中心線Ｙ２との交差点（Ｘ
−Ｙ格子点）に接続孔セルＴＰＩの中心位置を一致させ
、この接続孔セルＴＰＩを配置することにより自動的に
形成される。接続孔セルＴＰＩは、この配置数に限定さ
れないが、１６個の接続孔ＴＨ１が配置される。

前記補助用電源配線２２（第２層目）と補助用電源配線
２３（第３層目）とを接続する接続孔ＴＨ２は、３１− ３２− 補助用電源配線２３の中心線Ｘ３と補助用電源配線２２
の中心線Ｙ２との交差部分において、層間絶縁膜３２に
形成される。接続孔ＴＨ２は、接続孔ＴＨ１と同様に、
小さい開口サイズで複数個密に配置され、しかも複数個
の夫々の開口サイズをほぼ同一として構成される。前記
接続孔ＴＨ２は前記接続孔ＴＨＩと同様に例えば０．８
Ｘ０．８［μｍ”　］で構成される。接続孔ＴＨ２は、
自動配置配線システムにおいて、中心線Ｘ３と中心線Ｙ
２との交差点（Ｘ−Ｙ格子点）に接続孔セルＴＰ２の中
心位置を一致させ、この接続孔セルＴＰ２を配置するこ
とにより形成される。接続孔セルＴＰ２は、この配置数
に限定されないが、例えば１０２個の接続孔ＴＨ２が配
置される。

前記第５図及び第６図に示すように、接続孔ＴＨ２は接
続孔ＴＨＩの周囲の広い領域に配置される。つまり、接
続孔ＴＨ２の配置される領域は接続孔ＴＨＩの配置され
る領域に対して別の領域に配置される（接続孔ＴＨＩ、
ＴＨ２の夫々の配置は一致させない）。さらに、前記接
続孔ＴＨ２の総面積（開口サイズの総面積）は接続孔Ｔ
ＨＩの総面積に比べて大きく構成される。例えば、本実
施例は、前述のように１個の接続孔ＴＨＩ、接続孔ＴＨ
２の夫々を例えば０．５〜０．７［μｍ２１程度の面積
で形成するので、１個の接続孔セルＴＰＩに配置される
１６個の接続孔ＴＨＩの総面積は約８．０−１１．２Ｃ
μｍ２］、１個の接続孔セルＴＰ２に配置される１０２
個の接続孔ＴＨ２の総面積は５０．０〜７２．０［μｍ
２］で夫々構成される。

また、同一列方向に延在する電源配線２１の配置間隔と
補助用電源配線２３の配置間隔（Ｍ）とは、前者がベー
シックセル５毎に配置され後者が所定数のベーシックセ
ル５毎に配置されているので必ずしも一致しない。この
ため、第５図に示すように、電源配線２１、補助用電源
配線２２及び２３が交差する領域において夫々の電源配
線間を接続する場合に、接続孔ＴＨＩと接続孔ＴＨ２と
が同一位置に配置されないように、接続孔セルＴＰ２は
、接続孔セルＴＰＩの周囲の電源配線２１（又は補助用
電源配線２３）が延在する方向に対向する２辺の夫々の
外周囲の領域２２Ｔに配置される。つまり、接続孔ＴＨ
１は接続孔ＴＨ２に対して補助用電源配線２２の延在す
る方向（中心線Ｙ２上の矢印ｙで示す方向）に移動する
ので、この接続孔ＴＨＩが移動する領域には接続孔セル
ＴＰＺ内であっても接続孔Ｔ　Ｈ２は配置されない。

なお、前記接続孔ＴＨ２は、前述の理由に基づき、第２
層目の配線形成工程で形成される信号配線１２と第３層
目の配線形成工程で形成される信号配線１３とを接続す
る接続孔ＴＨ２と実質的に同−開口サイズで形成される
。前記接続孔ＣＮＩは前記接続孔ＴＨＩと同一開口サイ
ズで構成される。

また、前記第６図に示す符号３０はベーシックセル５、
第１−層目の配線形成工程で形成される配線の夫々を電
気的に絶縁する層間絶縁膜である。また、符号３３は最
終保護膜（ファイナルパッシベション膜）である。

このように、電源配線２１及び補助用電源配線２３を列
方向に延在させ、補助用電源配線２２を行方向に延在さ
せる３層電源配線構造のマスタスライス方式を採用する
半導体集積回路装置１であって、前記電源配線２１、補
助用電源配線２２及び補助用電源配線２３が交差する領
域において、前記電源配線２１と補助用電源配線２２と
を接続する接続孔Ｔ　Ｉ−（１の周囲に補助用電源配線
２２と補助用電源配線２３とを接続する接続孔Ｔ　Ｈ２
を配置する。この構成により、前記接続孔ＴＨ２下に接
続孔ＴＨＩが存在せず、接続孔ＴＨ２が形成される領域
の下地段差形状を緩和できるので、接続孔Ｔ　Ｈ２の導
通不良、補助用電源配線２３の断線不良等を低減し、マ
スタスライス方式を採用する半導体集積回路装置１の電
気的信頼性を向上できる。この結果、自動配置配線シス
テムを使用して、電源配線、特に補助用電源配線２２及
び補助用電源配線２３の配置本数や配線サイズを電流密
度に応じて自動的に設定し、この最適設計された補助用
電源配線２２及び２３を自動的に配置できる（自動配置
配線システムでの電源配線の自動化が行える）ので、マ
スタスライス方式を採用する半導体集積回路装置１の開
発期間を短縮できる。

３５ ６ また、前記接続孔Ｔ　Ｈ１の周囲の広い領域に前記接続
孔ＴＨ２を配置し、接続孔ＴＨ２の総面積を接続孔ＴＩ
（１に比べて大きく形成したので、補助用電源配線２３
から補助用電源配線２２を通して電源配線２１に電流密
度を集中させずに除々に電源を供給できる。この結果、
上層、下層の夫夕の電源配線間の接続孔部において、抵
抗値を低減し或はエレクトロマイグレーションの影響を
低減できるので、マスタスライス方式を採用する半導体
集積回路装置１の電気的信頼性を向」二できる。

また、前記接続孔ＴＨ２は、前記接続孔ＴＨ１の周囲に
おいて、前記接続孔ＴＨ］が前記補助用電源配線２２の
延在する方向に移動する領域には配置されない。この構
成により、前記交差する領域において電源配線２１の配
線間隔と補助用電源配線２３の配線間隔との間にずれが
存在する場合でも、接続孔ＴＨＩの配置位置と接続孔Ｔ
Ｈ２の配置位置が一致しないので、接続孔ＴＨ２が形成
される領域の下地段差形状を緩和し、前述と同様に、接
続孔Ｔ　Ｈ２の導通不良、補助用電源配線２３の断線不
良等を低減し、マスタスライス方式を採用する半導体集
積回路装置１の電気的信頼性を向上することができる。

この結果、補助用電源配線２２及び２３を自動的に配置
できる（自動配置配線システ１１での電源配線の自動化
が行える）ので、マスタスライス方式を採用する半導体
集積回路装置１の開発期間を短縮できる。

次に、前述のマスタスライス方式を採用する半導体集積
回路装Ｗ１の形成方法について、第７図（プロセスフロ
ー図）を用いて簡単に説明する。

まず、半導体集積回路装置１に搭載する論理を設計し、
論理回路図を作成する〈５０〉。

次に、前記論理回路図に基づき、コンピュータを使用す
る自動配置配線システム（ＤＡ）で論理回路の配置及び
結線を自動的に行う〈５１〉。自動配置配線システムに
おいては、初めに、前記論理回路図に基づき、自動配置
配線システムで扱える結線情報（ＮＥＴ　　ＦＩＬＥ）
としてこの結線情報を自動配置配線システムに入力する
（５１１）。

次に、前記自動配置配線システムのペースデタ（５１７
＞に記憶された仮想的に表現される半導体集積回路装置
（ペースチップ）上に電源配線を自動的に配置する（５
１２）。前記ベースデータ（５１７＞は、半導体集積回
路装置（ペースチップ）上にベーシックセルパターンが
配列された情報である。前記電源配線は補助用電源配線
（２２及び２３）であり、この補助用電源配線は電源配
線本数情報＜５１６＞に基づき配置される。つまり、前
述のように、主に使用される周波数及び配線サイズに基
づき、ｍ個のベーシックセル毎に列方向に延在する補助
用電源配線（２３）を配置し、ｎ個のベーシックセル毎
に行方向に延在する補助用電源配線（２２）を配置する
。この補助用電源配線の自動配置は、周波数及び配線サ
イズに基づき、補助用電源配線で区画された領域内の電
流密度を最適に制御できるように、配線サイズや本数を
自由に変化できる。補助用電源配線は、ベーシックセル
アレイ（４）内のみに配置され、その他の領域は電源配
線配置禁止領域であるので配置されない。なお、電源配
線のうち、主要電源配線（２０）及び電源配線（２１）
はベースデータ（５１７）に固定パターンとして記憶さ
れている。

また、この電源配線の自動配置の時に、電源間接続部情
報（５１９）に基づいて、電源配線間の接続を行う。こ
の電源配線間の接続は、前述の第５図及び第６図に示す
ように、各電源配線の中心線の交差点（Ｘ−Ｙ格子点）
に接続孔セルＴＰＩ、ＴＰ２の夫々の中心位置を一致さ
せて配置することにより行われる。前記接続孔セルＴＰ
Ｉ、ＴＰ２の夫々は、基本的にベーシックセルアレイ内
において、位置が変化する、上層、下層の夫々の電源配
線間の接続部のみに配置される。つまり、接続孔ＴＰＩ
、ＴＰ２の夫々は固定パターンとしての電源配線間の接
続部分には配置されない。

次に、自動配置配線システムに入力された結線情報に基
づき、設計された論理回路の自動配置を行う＜５１３＞
。論理回路の自動配置は、自動配置配線システムに記憶
されるモジュール（論理回路の結線パターン）＜５１８
）を前記ベーシックセルパターンに沿って自動的に配置
することによ３９− ４０ り行われる。

次に、前記結線情報に基づき、自動的に配置された論理
回路（モジュール）間を自動的に信号配線で結線し、論
理回路情報を完成させる（５１４）。

次に、自動配置配線システムで完成された論理回路情報
は、この自動配置配線システムにおいてデザインルール
に基づきマスク作成用データに変換される（５１５）。

前述の結線情報を入力する段階（５１１）からこのマス
ク作成用データに変換する段階＜５１５＞までは自動配
置配線システムで自動的に処理される。

次に、前記マスク作成用データに基づき、電子線（ＥＢ
）描画装置で結線用マスク（結線パターンを有する製造
用マスク）を形成する〈５２〉。

次に、前記結線用マスクを使用し、デバイスプロセスを
施す〈５３〉ことによって、所定の論理が搭載された半
導体集積回路装置１が実質的に完成する〈５４〉。

このように、自動配置配線システムで形成されるマスタ
スライス方式を採用する半導体集積回路装置１の形成方
法において、自動配置配線システムの電源配線本数情報
（５１６）に基づき、所定数のベーシックセル（５）毎
に補助用電源配線（２２及び２３）を自動的に配置する
段階〈５１２〉と、この後、論理回路の結線パターンを
自動的に配置しく５１３＞　、論理回路間を自動的に信
号配線で結線する（５１４）段階とを備える。この構成
により、予じめ補助用電源配線（２２及び２３）を最適
な電流密度になるように配置したので、自動配置配線シ
ステムのベースデータに固定パターンとして記憶される
補助用電源配線を配置し、論理回路間を自動的に結線す
る段階の後に所定の領域の電流密度に応じて補助用電源
配線を再度配置しなおす段階がなくなるので、この段階
に相当する分、自動配置配線システムの処理段階を低減
し、マスタスライス方式を採用する半導体集積回路装置
１の開発期間を短縮できる。

また、本発明は、第８図（要部拡大平面図）に示すよう
に、電源配線２１と補助用電源配線２２とを接続する接
続孔ＴＨＩを１個で構成し、補助用電源配線２２と補助
用電源配線２３とを接続する接続孔ＴＨ２を接続孔Ｔ　
Ｈ１の両側に２個で構成してもよい。前述の実施例と異
なり、このように構成される接続孔Ｔ　Ｈ１、ＴＨ２の
夫々は、複数個に分割した時の夫々の分離領域が不要に
なるので、開口サイズの総面積を増加し、電源供給経路
における抵抗値をより低減できる。

また、本発明は、第９図（要部拡大平面図）に示すよう
に、電源配線２１と補助用電源配線２２とを接続する接
続孔ＴＨＩを１個で構成すると共に、補助用電源配線２
２と補助用電源配線２３とを接続する接続孔ＴＨ２を接
続孔ＴＨＩと実質的に同一開口サイズで構成し、かつ接
続孔ＴＨＩの両側に複数個配列してもよい。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、４層又はそれ以上の電源配線構造を
有するマスタスライス方式を採用する半導体集積回路装
置に適用できる。

また、本発明は、ベーシックセル列間に配線チャネル領
域を配置した固定チャネル方式のマスタスライス方式を
採用する半導体集積回路装置に適用できる。

また、本発明は、ベーシックセルをバイポーラトランジ
スタ及び相補型ＭＩＳＦＥＴで構成した、マスタスライ
ス方式を採用する半導体集積回路装置に適用できる。

また、本発明は、ＲＡＭ、ＲＯＭ等のマクロセルを搭載
したマスタスライス方式を採用する半導体集積回路装置
に適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

マスタスライス方式を採用する半導体集積回路装置にお
いて、電源配線間の導通不良、電源配線の断線不良等を
低減し、電気的信頼性を向上する３ ４ ことができる。

また、マスタスライス方式を採用する半導体集積回路装
置の開発期間を短縮できる。

【図面の簡単な説明】

第１図は、本発明の一実施例である敷詰方式のマスタス
ライス方式を採用する半導体集積回路装置の基本概略構
成を示す平面図、 第２図は、前記半導体集積回路装置の周辺部の要部拡大
平面図、 第３図は、前記半導体集積回路装置に配列されたベーシ
ックセルの要部平面図、 第４図は、前記半導体集積回路装置のベーシックセル数
、使用される周波数及び電流密度の関係を示す図、 第５図は、前記半導体集積回路装置の電源配線の接続部
分の要部拡大平面図、 第６図は、第５図のＶＪ−ＶＩ切断線で切った断面図、 第７図は、前記半導体集積回路装置の形成方法を説明す
るプロセスフロー図、 第８図は、本発明の他の実施例である電源配線の接続部
分の要部拡大平面図、 第９図は、本発明の他の実施例である電源配線の接続部
分の要部拡大平面図である。 図中、１・・半導体集積回路装置、４・・・ベーシック
セルアレイ、５・・・ベーシックセル、２０・・・主要
電源配線、２１・・・電源配線、２２．２３・・・補助
用電源配線、ＱＰ、Ｑｎ−ＭＩＳＦＥＴ、ＴＨＩ、ＴＨ
２＝接続孔、ＴＰｌ、、ＴＰ２・・・接続孔セルである
。

Claims (1)

1. 【特許請求の範囲】 １、ベーシックセルが行列状に配列されたセルアレイを
   有し、このセルアレイに下層から上層に順次第１電源配
   線、第２電源配線、第３電源配線の夫々を積層し、前記
   第１電源配線、第３電源配線の夫々を列方向に延在させ
   ると共に前記第２電源配線を行方向に延在させるマスタ
   スライス方式を採用する半導体集積回路装置であって、
   前記第１電源配線、第２電源配線及び第３電源配線が交
   差する領域において、前記第１電源配線と第２電源配線
   とを接続する第１接続孔の周囲に、前記第２電源配線と
   第３電源配線とを接続する第２接続孔を配置したことを
   特徴とする半導体集積回路装置。 ２、前記第１電源配線、第２電源配線、第３電源配線の
   夫々は順次配線幅が太く構成され、前記夫々の電源配線
   が交差する領域において、前記第２接続孔の総面積は第
   １接続孔の総面積に比べて大きく構成されたことを特徴
   とする請求項１に記載の半導体集積回路装置。 ３、前記第１接続孔、第２接続孔の夫々は前記夫々の電
   源配線が交差する領域において複数個配置されたことを
   特徴とする請求項１又は請求項２に記載の半導体集積回
   路装置。 ４、前記第２接続孔は、前記第１接続孔の周囲において
   、前記第１接続孔が前記第２電源配線の延在する方向に
   移動する領域には配置されないことを特徴とする請求項
   １乃至請求項３に記載の夫々の半導体集積回路装置。 ５、前記複数個配置された第１接続孔、第２接続孔の夫
   々はほぼ等しい開口サイズで構成されたことを特徴とす
   る請求項３に記載の半導体集積回路装置。 ６、前記複数個配置された第１接続孔の開口サイズは、
   前記ベーシックセルと信号配線とを接続する、第１接続
   孔と同一層に形成される接続孔の開口サイズとほぼ等し
   く構成されたことを特徴とする請求項３に記載の半導体
   集積回路装置。