JPS60224243A - ゲ−トアレ−型半導体集積回路装置の製造方法 - Google Patents
ゲ−トアレ−型半導体集積回路装置の製造方法Info
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- JPS60224243A JPS60224243A JP7943784A JP7943784A JPS60224243A JP S60224243 A JPS60224243 A JP S60224243A JP 7943784 A JP7943784 A JP 7943784A JP 7943784 A JP7943784 A JP 7943784A JP S60224243 A JPS60224243 A JP S60224243A
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）０発明の技術分野
本発明はゲートアレー型半導体集積回路装置の製造方法
に係り、特に２層目及び３層目のマスクスライス配線に
よりゲート即ち共通な基本論理間の接続を行うことによ
って、高集積化を図ったゲートアレー型半導体集積回路
装置の製造方法に関する。
に係り、特に２層目及び３層目のマスクスライス配線に
よりゲート即ち共通な基本論理間の接続を行うことによ
って、高集積化を図ったゲートアレー型半導体集積回路
装置の製造方法に関する。
伽）、技術の背景
半導体集積回路装置の製造方法の一つとして、所謂マス
クスライス法が近時多用される。
クスライス法が近時多用される。
このマスクスライス法を用いて構成される半導体集積回
路装置に、ゲートアレー型の半導体集積回路装置がある
。これは多品種の半導体集積回路装置を製造するに際し
、該多品種に共通な基本の機能論理即ちＡＮＤ、ＯＲ，
ＮＡＮＤ、ＮＯＲ等のゲート・パターンを予め大量に形
成しておき、その後、異なる品種毎にこれらゲートの相
互接続パターンを変えて半導体集積回路装置を製造する
方法である。
路装置に、ゲートアレー型の半導体集積回路装置がある
。これは多品種の半導体集積回路装置を製造するに際し
、該多品種に共通な基本の機能論理即ちＡＮＤ、ＯＲ，
ＮＡＮＤ、ＮＯＲ等のゲート・パターンを予め大量に形
成しておき、その後、異なる品種毎にこれらゲートの相
互接続パターンを変えて半導体集積回路装置を製造する
方法である。
かくて−品種当たりのパターンニング用マスクの枚数を
減じ、製造コストを下げ、また納期を短縮するという利
点が得られる。
減じ、製造コストを下げ、また納期を短縮するという利
点が得られる。
（Ｃ）、従来技術と問題点
第１図は従来のゲートアレー型半導体集積回路装置の構
成を示す模式平面図である。図において、１はチップ領
域、２は入出力回路等のインタフェース回路及びボンデ
ィング・パッドが配設される周辺領域、３はゲート群が
マトリクス状に整列配設されるセル領域、４はゲート、
５は配線チャネルを示している。
成を示す模式平面図である。図において、１はチップ領
域、２は入出力回路等のインタフェース回路及びボンデ
ィング・パッドが配設される周辺領域、３はゲート群が
マトリクス状に整列配設されるセル領域、４はゲート、
５は配線チャネルを示している。
この図のように従来のゲートアレー型半導体集積回路装
置においては、一方向例えば図示縦方向に並ぶ各ゲート
列の間にそれぞれ配線チャネルが設けられていた。
置においては、一方向例えば図示縦方向に並ぶ各ゲート
列の間にそれぞれ配線チャネルが設けられていた。
そして、１層目配線で形成されるゲート内配線の入出力
端子を該配線チャネル近傍に引出して置き、該配線チャ
ネルを用い、所望の配線マスクによって形成される２層
目配線で、前記入出力端子を介してゲート間の縦方向の
接続を行った後、別の配線マスクによってゲート及び配
線チャネル上に絶縁膜を介して形成される３層目配線に
よってゲート間の横方向の接続を行う事によって所望の
回路が構成されていた。
端子を該配線チャネル近傍に引出して置き、該配線チャ
ネルを用い、所望の配線マスクによって形成される２層
目配線で、前記入出力端子を介してゲート間の縦方向の
接続を行った後、別の配線マスクによってゲート及び配
線チャネル上に絶縁膜を介して形成される３層目配線に
よってゲート間の横方向の接続を行う事によって所望の
回路が構成されていた。
然しなから上記のように配線チャネルを用いてゲート間
の一方向の接続を行う方式においては、該ゲートアレー
型半導体集積回路装置の回路規模が大型化した場合、該
配線チャネル上に配設される２層目配線の数が増大する
ので該配線チャネルの幅を拡げてやる必要があり、その
ために集積度が低下しチップ面積が著しく拡大するとい
う問題を生ずる。
の一方向の接続を行う方式においては、該ゲートアレー
型半導体集積回路装置の回路規模が大型化した場合、該
配線チャネル上に配設される２層目配線の数が増大する
ので該配線チャネルの幅を拡げてやる必要があり、その
ために集積度が低下しチップ面積が著しく拡大するとい
う問題を生ずる。
（ｄ）０発明の目的
本発明は従来方法において生じていた上記問題点を除去
し、大型化即ち大規模化した際にもチップ面積の拡大を
抑止することが可能なゲートアレー型半導体集積回路装
置の製造方法を提供することをその主たる目的とする。
し、大型化即ち大規模化した際にもチップ面積の拡大を
抑止することが可能なゲートアレー型半導体集積回路装
置の製造方法を提供することをその主たる目的とする。
（ｅ）０発明の構成
上記の目的は、固定パターンを有する１層目配線からな
るゲート内配線の端子部を、該ゲート領域上に形成され
る２層目絶縁膜に十字状に並べて配設した複数の第１の
スルーホール中に個々に表出させておき、該２層目絶縁
膜上にマスクスライス法により形成する２層目配線によ
って、該第１のスルーホール群における第１の方向に並
んだスルーホールを用いて該第１の方向と交叉する方向
のゲート間の接続を行い、該２層目配線形成面上に設け
た３層目絶縁膜上にマスクスライス法により形成する３
層目配線によって、該３層目絶縁膜に形成した第２のス
ルーホールを介し該第１のスルーホール群における該第
１の方向に交わる第２の方向に並んだ第１のスルーホー
ルを用いて該第２の方向と交叉する方向のゲート間の接
続を行う本発明によるゲートアレー型半導体装置の製造
方法によって達成される。
るゲート内配線の端子部を、該ゲート領域上に形成され
る２層目絶縁膜に十字状に並べて配設した複数の第１の
スルーホール中に個々に表出させておき、該２層目絶縁
膜上にマスクスライス法により形成する２層目配線によ
って、該第１のスルーホール群における第１の方向に並
んだスルーホールを用いて該第１の方向と交叉する方向
のゲート間の接続を行い、該２層目配線形成面上に設け
た３層目絶縁膜上にマスクスライス法により形成する３
層目配線によって、該３層目絶縁膜に形成した第２のス
ルーホールを介し該第１のスルーホール群における該第
１の方向に交わる第２の方向に並んだ第１のスルーホー
ルを用いて該第２の方向と交叉する方向のゲート間の接
続を行う本発明によるゲートアレー型半導体装置の製造
方法によって達成される。
即ち本発明においては、各ゲート上にゲート内配線の端
子部を表出するスルーホール群を十字状に配設し、該ス
ルーホール群における例えば横方向に並んだスルーホー
ルを介し、ゲート領域の上部を使用して、２層目配線に
よるゲート間の縦方向の接続を行い、該スルーホール群
における縦方向に並んだスルーホールを介し、ゲート領
域の上部を使用して、３層目配線によるゲート間の横方
向の接続を行うことによって所望の回路を構成するもの
である。
子部を表出するスルーホール群を十字状に配設し、該ス
ルーホール群における例えば横方向に並んだスルーホー
ルを介し、ゲート領域の上部を使用して、２層目配線に
よるゲート間の縦方向の接続を行い、該スルーホール群
における縦方向に並んだスルーホールを介し、ゲート領
域の上部を使用して、３層目配線によるゲート間の横方
向の接続を行うことによって所望の回路を構成するもの
である。
かくて従来設けていた配線チャネルを省くことが可能に
なり、ゲートアレー・チップの小型化、即ちゲートアレ
ー型半導体集積回路装置の高集積化が図れる。
なり、ゲートアレー・チップの小型化、即ちゲートアレ
ー型半導体集積回路装置の高集積化が図れる。
（ｆ）６発明の実施例
以下図に示す実施例により、本発明の要旨を具体的に説
明する。
明する。
第２図は本発明の方法によって形成されるゲートアレー
型半導体集積回路装置の構成を示す模式上面図、第３図
はスルーホール配置の一実施例を示す模式上面図で、第
４図＋ａ）及び（ｂ）は配線接続方法の一例を示す模式
１程上面図である。
型半導体集積回路装置の構成を示す模式上面図、第３図
はスルーホール配置の一実施例を示す模式上面図で、第
４図＋ａ）及び（ｂ）は配線接続方法の一例を示す模式
１程上面図である。
本発明の方法によって形成されるゲートアレー型半導体
集積回路装置においては第２図に示すように、チップ領
Ｍｌのセル領域３上に、該セル領域に多数個整列形成さ
れた回路素子（図示せず）を１層目絶縁膜（図示せず）
上に形成した１層目配線（図示せず）で接続して構成し
てなる多数個のＡＮＤ、ＯＲ，ＮＡＮＤ、ＮＯＲ等の単
位論理、即ちゲート４が、配線チャネルを介在せしめず
に密着してマトリクス状に配設される。（２はインタフ
ェイス回路、ボンディング・バンド等が形成される周辺
領域） そして第３図に示すように、上記１層目配線８の形成面
上に成長せしめられた２層目絶縁膜６のゲート領域４上
に複数個例えば１２個程度の第１のスルーホール７ａ、
７ｂ （７ａは縦方向に並んだスルーホール、７ｂは横
方向に並んだスルーホール）が十字状に形成される。な
お前記１層目配線８によって形成されるゲートの入出力
等の端子部９は、辛め上記スルーホール内に表出する位
置に配設される。
集積回路装置においては第２図に示すように、チップ領
Ｍｌのセル領域３上に、該セル領域に多数個整列形成さ
れた回路素子（図示せず）を１層目絶縁膜（図示せず）
上に形成した１層目配線（図示せず）で接続して構成し
てなる多数個のＡＮＤ、ＯＲ，ＮＡＮＤ、ＮＯＲ等の単
位論理、即ちゲート４が、配線チャネルを介在せしめず
に密着してマトリクス状に配設される。（２はインタフ
ェイス回路、ボンディング・バンド等が形成される周辺
領域） そして第３図に示すように、上記１層目配線８の形成面
上に成長せしめられた２層目絶縁膜６のゲート領域４上
に複数個例えば１２個程度の第１のスルーホール７ａ、
７ｂ （７ａは縦方向に並んだスルーホール、７ｂは横
方向に並んだスルーホール）が十字状に形成される。な
お前記１層目配線８によって形成されるゲートの入出力
等の端子部９は、辛め上記スルーホール内に表出する位
置に配設される。
上記工程を完了せしめたチップ領域が複数個形成されて
なる半導体基板は、各チップ領域上に２層目の配線材料
層例えばアルミニウム層（図示せず）が被着された状態
で保存される。
なる半導体基板は、各チップ領域上に２層目の配線材料
層例えばアルミニウム層（図示せず）が被着された状態
で保存される。
所要が発生した時点で、前記縦方向に並んだスルーホー
ル７ａを介して所望のゲート間を横方向に接続するパタ
ーンを有する第１のマスクスライス用マスクを形成し、
該第１のマスクによって前記２層目の配線材料層のパタ
ーンニングを行って所望のゲートの所望のスルーホール
間を横方向に接続する。
ル７ａを介して所望のゲート間を横方向に接続するパタ
ーンを有する第１のマスクスライス用マスクを形成し、
該第１のマスクによって前記２層目の配線材料層のパタ
ーンニングを行って所望のゲートの所望のスルーホール
間を横方向に接続する。
第４図（ａ）はこの状態を示す模式上面図で、図中、４
ａ、４ｂ、４ｃ、４ｄは異なるゲート領域、６は２層目
絶縁膜、７ａは縦方向に並んだスルーホール、７ｂは横
方向に並んだスルーホール、１０は２層目配線を示して
いる。
ａ、４ｂ、４ｃ、４ｄは異なるゲート領域、６は２層目
絶縁膜、７ａは縦方向に並んだスルーホール、７ｂは横
方向に並んだスルーホール、１０は２層目配線を示して
いる。
次いで該２層目配線の形成面上に３層目絶縁膜を形成し
、該３層目絶縁膜に前記スルーホールにおける横方向に
並んだスルーホール７ｂを表出するスルーホールを形成
し、該３層目絶縁膜上にアルミニウム等よりなる３層目
の配線材料層を形成した後、前記スルーホール７ｂを介
して所望のゲート間を縦方向に接続するパターン及びボ
ンディング・パッド導出パターンを有する第２のマスク
スライス用マスクを形成し、該第２のマスクによって３
層目の配線材料層のパターンニングを行って３層目の配
線パターンを形成し、これによって所望のゲート間を縦
方向に接続し、前記２層目配線と該３層目配線とにより
所望の回路を構成する。
、該３層目絶縁膜に前記スルーホールにおける横方向に
並んだスルーホール７ｂを表出するスルーホールを形成
し、該３層目絶縁膜上にアルミニウム等よりなる３層目
の配線材料層を形成した後、前記スルーホール７ｂを介
して所望のゲート間を縦方向に接続するパターン及びボ
ンディング・パッド導出パターンを有する第２のマスク
スライス用マスクを形成し、該第２のマスクによって３
層目の配線材料層のパターンニングを行って３層目の配
線パターンを形成し、これによって所望のゲート間を縦
方向に接続し、前記２層目配線と該３層目配線とにより
所望の回路を構成する。
第４図（ｂ）はこの状態を示す模式上面図で、図中、１
１は３層目絶縁膜、１２は３層目絶縁膜にχ成した第２
のスルーホール、１３は３層目配線を示し、その他の記
号は第４図＋８）と同一対象物を示す。
１は３層目絶縁膜、１２は３層目絶縁膜にχ成した第２
のスルーホール、１３は３層目配線を示し、その他の記
号は第４図＋８）と同一対象物を示す。
上記第４図による説明から明らかなように、本発明の方
法においては異なるゲート上のスルーホール間の配線接
続がゲートの上部領域を用いてなされる。従って従来配
設されていた配線チャネルは不要となるので、チップ面
積が縮小できる。
法においては異なるゲート上のスルーホール間の配線接
続がゲートの上部領域を用いてなされる。従って従来配
設されていた配線チャネルは不要となるので、チップ面
積が縮小できる。
（組発明の効果
以上詳細に説明したように本発明によれば、配線チャネ
ルが不要になり、これを省くことが出来るので、より大
規模なゲートアレー型半導体集積回路装置をより小型に
形成することが可能になるのみならず、又マスタスライ
スが２層目配線と３層目配線によって成されるので、短
手番で製造出来るという効果がある。
ルが不要になり、これを省くことが出来るので、より大
規模なゲートアレー型半導体集積回路装置をより小型に
形成することが可能になるのみならず、又マスタスライ
スが２層目配線と３層目配線によって成されるので、短
手番で製造出来るという効果がある。
第１図は従来のゲートアレー型半導体集積回路装置の構
成を示す模式平面図、第２図は本発明の方法によって形
成されるゲートアレー型半導体集積回路装置の構成を示
す模式上面図、第３図はスルーホール配置の一実施例を
示す模式上面図で、第４図（ａ）及び（ｂ）は配線接続
方法の一例を示す模式１程上面図である。 図において、１はチップ領域、２は周辺領域、３はセル
領域、４ 、４ａ、４ｂ、４ｃ、４ｄはゲート若しくは
ゲート領域、６は２層目絶縁膜、７ａ、７ｂは第１のス
ルーホール、８は１層目配線、９はどう入出力端子部、
１０は２層目配線、１１は３層目絶縁膜、１２は第２の
スルーホール、１３は３層目配線をしめす。 第 １ 図 邦 ２ 図 晃３ 図
成を示す模式平面図、第２図は本発明の方法によって形
成されるゲートアレー型半導体集積回路装置の構成を示
す模式上面図、第３図はスルーホール配置の一実施例を
示す模式上面図で、第４図（ａ）及び（ｂ）は配線接続
方法の一例を示す模式１程上面図である。 図において、１はチップ領域、２は周辺領域、３はセル
領域、４ 、４ａ、４ｂ、４ｃ、４ｄはゲート若しくは
ゲート領域、６は２層目絶縁膜、７ａ、７ｂは第１のス
ルーホール、８は１層目配線、９はどう入出力端子部、
１０は２層目配線、１１は３層目絶縁膜、１２は第２の
スルーホール、１３は３層目配線をしめす。 第 １ 図 邦 ２ 図 晃３ 図
Claims (1)
- 固定パターンを有する１層目配線からなるゲート内配線
の端子部を、該ゲー）ｆｉｌ域上に形成される２層目絶
縁膜に十字状に並べて配設した複数の第１のスルーホー
ル中に個々に表出させておき、該２層目絶縁膜上にマス
クスライス法により形成する２層目配線によって、該第
１のスルーホール群における第１の方向に並んだスルー
ホールを用いて該第１の方向と交叉する方向のゲート間
の接続を行い、該２層目配線形成面上に設けた３層目絶
縁膜上にマスクスライス法により形成する３層目配線に
よって、該３層目絶縁膜に形成した第２のスルーホール
を介し該第１のスルーホール群における該第１の方向に
交わる第２の方向に並ぶ第１のスルーホールを用い該第
２の方向と交叉する方向のゲート間の接続を行うことを
特徴とするゲートアレー型半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7943784A JPS60224243A (ja) | 1984-04-20 | 1984-04-20 | ゲ−トアレ−型半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7943784A JPS60224243A (ja) | 1984-04-20 | 1984-04-20 | ゲ−トアレ−型半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60224243A true JPS60224243A (ja) | 1985-11-08 |
| JPH0534833B2 JPH0534833B2 (ja) | 1993-05-25 |
Family
ID=13689853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7943784A Granted JPS60224243A (ja) | 1984-04-20 | 1984-04-20 | ゲ−トアレ−型半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224243A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5185283A (en) * | 1987-10-22 | 1993-02-09 | Matsushita Electronics Corporation | Method of making master slice type integrated circuit device |
| US6725440B2 (en) | 2000-03-27 | 2004-04-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device comprising a plurality of semiconductor devices formed on a substrate |
-
1984
- 1984-04-20 JP JP7943784A patent/JPS60224243A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5185283A (en) * | 1987-10-22 | 1993-02-09 | Matsushita Electronics Corporation | Method of making master slice type integrated circuit device |
| US6725440B2 (en) | 2000-03-27 | 2004-04-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device comprising a plurality of semiconductor devices formed on a substrate |
| US6913989B2 (en) | 2000-03-27 | 2005-07-05 | Matsushita Electric Industrial Co., Ltd. | Method of exposing a semiconductor integrated circuit including device regions and global routing region |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0534833B2 (ja) | 1993-05-25 |
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