JPH03116868A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、マスタス
ライス方式を採用する半導体集積回路装置に適用して有
効な技術に関するものである。

〔従来の技術〕

マスクスライス方式を採用する例えば固定チャネル型の
半導体集積回路装置は、論理回路を構成する論理回路部
と周辺回路部とで構成されている。

前記論理回路部は基本セルをＸ方向に複数個規則的に配
置して構成された基本セル列を所定の間隔をおいてＹ方
向に複数列配置して構成されている。前記基本セル列間
は基本セル間（論理回路間）を接続する信号用配線が形
成される配線形成領域（配線チャネル領域）として使用
されている。

前記基本セルは第１層目の配線形成工程で形成された基
本セル内配線により所定の論理回路又はその一部を構成
することができる。この論理回路は論理回路間等を接続
する複数層の信号用配線で結線されている９例えば２層
配線構造の場合、前記信号用配線は第１層目の配線形成
工程で形成されたＸ方向に延在する信号用配線と第２層
目の配線形成工程で形成されたＹ方向に延在する信号用
配線とで構成されている。Ｘ方向の信号用配線は、基本
セル内配線と同一層で形成されるので、配線形成領域に
のみ形成される。Ｙ方向の信号用配線は、基本セル上及
び配線形成領域上を含む全面に形成される。

前記基本セル内配線や論理回路間を結線する信号用配線
はコンピュータを使用した自動配置配線システム（ＤＡ
：Ｄｅｓｉｇｎ　Ａｕｔｏｍａｔｉｏｎ）で自動的に形
成されている。

前記周辺回路部は人出カバソファ回路で構成されている
。

この種のマスクスライス方式を採用する半導体集積回路
装置は結線パターンを変更するだけで種々の論理回路を
構成することができる。つまり、前記半導体集積回路装
置は短期間内に多品種のものを開発することができる特
徴がある。

なお、マスタスライス方式を採用する半導体集積回路装
置については、例えば日経エレクトロニクス、１９８８
年、３月７日号、第１３８頁乃至第１４３頁に記載され
ている。

〔発明が解決しようとする課題〕

前記の半導体集積回路装置の第１層目の配線形成工程で
形成されるＸ方向の信号用配線は、前述のように、基本
セル列間の配線形成領域のみに延在している。第２層目
の配線形成工程で形成されるＹ方向の信号用配線は全面
に延在している。つまり、Ｘ方向の信号用配線は基本セ
ル内配線で形成された論理回路が形成されている領域分
Ｙ方向の信号用配線に対して信号用配線の本数が少なく
なっている。よって、論理回路間等を接続する信号用配
線は、Ｙ方向の信号用配線が余っていてもＸ方向の信号
用配線の本数で律則されるので、論理回路間の接続数が
減少し、論理回路の実装率（集積度）が低下するという
問題があった。

本発明の目的は、マスクスライス方式を採用する半導体
集積回路装置の論理回路の実装率を向上することが可能
な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

マスクスライス方式を採用する多層配線構造の半導体集
積回路装置において、基本セルをＸ方向に複数個規則的
に配置して構成する基本セル列をＹ方向に複数列規則的
に配置して構成した第１ブロックを設け、基本セルをＹ
方向に複数個規則的に配置して構成する基本セル列をＸ
方向に複数列規則的に配置して構成した第２ブロックを
設ける。

〔作　　用〕

上述した手段によれば、第１ブロックの配線本数の多い
Ｙ方向に延在する信号用配線と第２ブロックの配線本数
の多いＸ方向に延在する信号用配線とを使用し、第１ブ
ロックの論理回路と第２ブロックの論理回路とを結線す
る迂回配線を形成することができるので、論理回路の実
装率を向上することができる。

また、第１ブロック内の中央部分の配線密度が高い領域
のＸ方向の信号用配線から余っているＹ方向の信号用配
線で周辺部分の配線密度が低い領域のＸ方向の信号用配
線に接続し、第２ブロック内の中央部分の配線密度が高
い領域のＹ方向の信号用配線から余っているＸ方向の信
号用配線で周辺部分の配線密度が低い領域のＹ方向の信
号用配線に接続し、前記第１ブロックの周辺部分のＸ方
向の信号用配線と第２ブロックの周辺部分のＹ方向の信
号用配線とを介して、第１ブロックの中央部分の論理回
路と第２ブロックの中央部分の論理回路とを接続するこ
とができるので、論理回路の実装率を向上させることが
できる。

以下、本発明の構成について、マスクスライス方式を採
用する敷き詰め方式の半導体集積回路装置に本発明を適
用した一実施例とともに説明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省輸する。

〔発明の実施例〕

本発明の一実施例であるマスクスライス方式ヲ採用する
敷き詰め方式の半導体集積回路装置の概略構成を第１図
（チップレイアウト図）で示す。

第１図に示すように、マスタスライス方式を採用する敷
き詰め方式の半導体集積回路装［１は平面が方形状のチ
ップ（例えば単結晶珪素基板）で構成されている。半導
体集積回路装置１は方形状の各辺に沿った最外周部分に
複数の外部端子（ポンディングパッド）２を配置してい
る。この外部端子２の内側には外部端子２の配列に沿っ
て複数の入出力バッファ回路３が配置されている。

この人出力バッファ回路３で囲まれた半導体集積回路装
置１の中央部は論理回路を形成する論理回路部（基本セ
ルアレイ）６が設けられている。この論理回路部６は複
数個にブロック分割されたブロック６Ａ及びブロック６
Ｂで構成されている。

ブロック６Ａ及びブロック６ＢはＸ方向に交互に配置さ
れると共に、Ｙ方向に交互に配置されている。

前記ブロック６Ａは、基本セル４をＸ方向（図中横方向
）に複数個規則的に配置して形成される基本セル列５Ａ
をＹ方向に複数列規則的に配置して構成されている。前
記ブロック６Ｂは基本セル４をＹ方向（図中縦方向）に
複数個規則的に配置して形成される基本セル列５ＢをＸ
方向に複数列規則的に配置して構成されている。前記ブ
ロック６Ａ、ブロック６Ｂの夫々はブロック全面に基本
セル４を規則正しく敷き詰めて構成されている。

前記基本セル４は第２図（要部平面図）に示すように、
２つのＰチャネルＭＩＳＦＥＴＱｐ及び２つのｎチャネ
ルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎで構成されている。

つまり、基本セル４は２個の相補型ＭＩＳＦＥＴ（ＣＭ
Ｏ５）で構成されている。ｐチャネルＭＩ　５ＦＥＴＱ
ｐはフィールド絶縁膜７で周囲を囲まれた領域内におい
てｎ型ウェル領域８の主面に形成されている。このｐチ
ャネルＭ　Ｉ　Ｓ　ＦＥＴＱｐは、主にｎ型ウェル領域
（チャネル形成領域）８゜ゲート絶縁膜、ゲート電極９
、ソース領域及びドレイン領域である一対のｐ°型半導
体領域１０で構成されている。また、前記ｎ型ウェル領
域８の主面には同一導電型のウェル電位供給用のｎ゛型
半導体領域１２が形成されている。同様に、ｎチャネル
ＭＩＳＦＥＴＱｎはフィールド絶縁膜７で周囲を囲まれ
た領域内においてｐ型ウェル領域１１の主面に形成され
ている。ｎチャネルＭＩＳＦＥＴＱｎは、主にｐ型ウェ
ル領域（チャネル形成領域）１１、ゲート絶縁膜、ゲー
ト電極９、ソース領域及びドレイン領域である一対のｎ
゛型半導体領域１２で構成されている。また、前記ｐ型
ウェル領域１１の主面には同一導電型のウェル電位供給
用のｐ°型半導体領域１０が形成されている。

本実施例のマスタスライス方式を採用する敷き詰め方式
の半導体集積回路装置１はこれに限定されないが２層配
線構造で構成されている。前記基本セル４上には第１層
目の配線形成工程で形成される電源配線１３が基本セル
４の配列方向に沿って延在している。この電源配線１３
のうちｐチャネルＭＩＳＦＥＴＱＰ上に延在しているの
は電源電圧配線（例えば５［Ｖ］）Ｖ。。である、また
、前記電源配線１３のうちｎチャネルＭＩＳＦＥＴＱｎ
上に延在しているのは基準電圧配線（例えばＯ［Ｖ］）
Ｖ、。

である。

前記基本セル４の各ＭＩＳＦＥＴＱｐ、Ｑｎの夫々の電
極（端子）は図示していないが第１層目の配線形成工程
で形成される結線用配線（基本セル内配線）によって結
線されている。この基本セル内配線は基本セル４内或は
近接して配置される伐木セル４間を結線して所定の論理
回路又はその−部を構成することができる。

前記基本セル内配線で構成された各論理回路間は信号用
配線で結線されている。この信号用配線は論理回路の端
子と他の論理回路の端子との間を接続するようになって
いる。この信号用配線は配線形成領域（配線チャネル形
成領域）に形成されている。この配線チャネル形成領域
は前記論理回路が配置されない基本セル４．基本セル列
５Ａ又は基本セル列５Ｂに形成されている。

前記第１図に示す前記ブロック６Ａの信号用配線は第１
層目の配線形成工程で形成されるＸ方向に延在する信号
用配線と第２層目の配線形成工程で形成されるＹ方向に
延在する信号用配線とて形成されている。同様に前記ブ
ロック６Ｂの信号用配線は第１層目の配線形成工程で形
成されるＸ方向に延在する信号用配線と第２層目の配線
形成工程で形成されるＸ方向に延在する信号用配線とで
形成されている。つまり２前記ブロック６Ａに形成され
る第１層目の信号用配線、第２層目の信号用配線の夫々
の延在する方向はブロック６Ｂに形成される第１層目の
信号用配線、第２層目の信号用配線の夫々の延在する方
向に対して、９０度累々っている。

前記ブロック６ＡのＸ方向に延在する第１層［］の信号
用配線は、前記論理回路が構成されている占有面積に相
当する分、Ｘ方向に延在する第２層目の信号用配線より
延在している本数が少なくなっている。つまり、ブロッ
ク６Ａ内のＸ力゛向に延在する第１層目の信号用配線は
基本セル内配線と同一層なのでこの領域には配置されず
、Ｘ方向に延在する第２層目の信号用配線は第１層目の
信号用配線上及び基本セル内配線上を含む全面に配置さ
れるので、結果的に第２層目の信号用配線の本数が多く
なる。また、前記ブロック６ＢのＸ方向に延在する第１
層目の信号用配線は、前記論理回路が構成されている占
有面積に相当する分、Ｘ方向に延在する第２層目の信号
用配線より延在している本数が少なくなっている。すな
わち、ブロック６Ａで不足しているＸ方向の第１層目の
信号用配線をブロック６Ｂで余っているＸ方向の第２層
目の信号用配線で補い、ブロック６Ｂで不足しているＸ
方向の第１層目の信号用配線をブロック６Ａで余ってい
るＸ方向の第２層目の信号用配線で補うことができ、前
記半導体集積回路装置１全体ではＸ方向に延在している
信号用配線とＸ方向に延在している信号用配線との本数
がほぼ等しくなるように構成されている。

前記第１層目の配線形成工程、第２層目の配線形成工程
の夫々で形成される信号用配線はコンピュータを使用す
る自動配置配線システム（ＤＡ）で自動的に配置されて
いる。前述のマスクスライス方式を採用する敷き詰め方
式の半導体集積回路装置１の具体的な形成方法について
第３図（プロセスフロー）を用いて簡単に説明する。

まず、前記半導体集積回路装置１に搭載する論理機能を
設計し、論理回路図を作成する〈１０〉。

次に、前記論理回路図に基づき、この論理回路情報を自
動配置配線システムで取り扱える情報としてこの自動配
置配線システムに入力する。そして、自動配置配線シス
テムに入力された情報に基づき、コンピュータで各ブロ
ック６Ａ、６Ｂの夫々に論理回路を配置すると共に論理
回路間の結線を自動的に行う〈１１〉。この論理回路の
配置及び論理回路間を結線した状態においては、ブロッ
ク６Ａ、６Ｂの夫々の基本セル列５Ａ、５Ｂの夫々は共
にＸ方向に配列されている。

次に、ブロック６Ａ、６Ｂのうち、ブロック６Ｂの論理
回路の配置（基本セル４の配列方向）及び論理回路間を
結線する信号用配線の延在方向をブロック６Ａに対して
９０度回転移動させて配置する〈１２〉。この処理によ
り、前記第１図に示すように、ブロック６Ａ、６Ｂの夫
々はＸ方向及びＸ方向に交互に配置される。

次に、前記ブロック６Ａの論理回路とブロック６Ｂの論
理回路とを接続するブロック間信号用配線のうち、ブロ
ック６Ａ又は６Ｂの中央部分の信号用配線の密度が高く
（信号用配線の不足）、最短距離でブロック間信号用配
線が引けない部分、例えばブロック６Ａの中央部分から
Ｘ方向の第１層目の信号用配線でブロック６Ｂにブロッ
ク間信号用配線を引けない部分に迂回ブロック間信号用
配線を引くための大まかな経路を決定する〈１３〉。

迂回ブロック間信号配線の大まかな経路の決定は、例え
ばブロック６Ａ、６Ｂの夫々の境界部において、ブロッ
ク６Ａの信号用配線とブロック６Ｂの信号用配線との接
続位置を決定する（ブロック間の信号用配線の端子を決
定する）ことである。

次に、前記ブロック６Ａの中央部分の論理回路に余って
いるＸ方向の第２層目の信号用配線を通して周辺部分の
配線密度の低い領域のＸ方向に延在する第１層目の信号
用配線を接続し、前記ブロック６Ｂの中央部分の論理回
路に余っているＸ方向の第２Ｆ３目の信号用配線を通し
て周辺部分の配線密度の低い領域のＹ方向に延在する第
１層目の信号用配線を接続する。そして、前記ブロック
６Ａの周辺部分のＸ方向の第１層目の信号用配線に前記
ブロック間の信号用配線の端子を介してブロック６Ｂの
周辺部分のＹ方向の第１層目の信号用配線を接続し、迂
回ブロック間信号用配線を形成する（１４）、この迂回
ブロック間信号用配線は。

前記自動配置配線システムで自動的に、又は手動にて結
線する。

次に、自動配置配線システムに入力された配線情報はマ
スク製作データに変換される〈１５〉。

マスク製作用データはデザインルール（デバイスプロセ
ス加工ルール）に基づき作成される。

次に、前記マスク製作用データに基づき、電子線（ＥＢ
）描画装置で製造用マスクを形成する〈１６〉。

次に、前記製造用マスクを使用し、半導体ウェーハ製造
プロセス（デバイスプロセス）を施すく１７〉ことによ
って、所定の論理機能を搭載したマスクスライス方式を
採用する敷き詰め方式の半導体集積回路装置１が実質的
に完成する（１８）　。

次に、前記半導体集積回路装置１の各ブロック間の迂回
ブロック信号用配線の一例について第４図を用いて筒中
、に説明する。

第４図（第１図の要部概略構成図）に示すように、前記
ブロック６Ａは、論理回路間を接続するＸ方向の第１層
目の信号用配線及びＹ方向の第２層目の信号用配線の配
線密度が高い領域（密な領域）１４Ａと配線密度が低い
領域（疎な領域）１５Ａとで構成されている。同様に、
前記ブロック６Ｂは、論理回路間を接続するＹ方向の第
１層目の信号用配線及びＸ方向の第２層目の信号用配線
の配線密度が高い領域１４Ｂと配線密度が低い領域１５
Ｂとで構成されている。

図中左上のブロック６Ａの密な領域１４Ａ内に構成され
ている論理回路１６Ａと図中左下のブロック６Ｂの密な
領域１４Ｂ内に構成されている論理回路１６Ｂとを接続
する場合、前記左上のブロック６Ａの論理回路１６Ａは
ブロック６Ａ内の余っているＹ方向に延在している第２
層目の信号用配線１９を介在させてブロック間の端子（
接続孔１７）に−旦接続される。この端子１７はブロッ
ク６Ｂの疎な領域１５ＢのＹ方向に延在している第１層
目の信号用配線２０、接続孔１８、疎な領域１５ＢのＸ
方向に延在している第２層目の信号用配線２１の夫々を
通して左下のブロック６Ｂと右下のブロック６Ａとのブ
ロック間端子１７に接続される。このブロック間端子１
７は右下のブロック６Ａの疎な領域１５ＡのＸ方向に延
在している第１層目の信号用配線２２．接続孔１８゜疎
な領域１５ＡのＹ方向に延在している第２層目の信号用
配線１９．接続孔１８、疎な領域１５ＡのＸ方向に延在
している第１層目の信号用配線２２の夫々を通して再び
左下のブロック６Ｂと右下のブロック６Ａとのブロック
間端子１７に接続される。そして。

このブロック間端子１７は前記ブロック６Ｂの余ってい
るＸ方向に延在している第２層目の信号用配線２１を通
して論理回路１６Ｂに接続されている。つまり、左上の
ブロック６Ａの論理回路１６Ａ、左下のブロック６Ｂの
論理回路１６Ｂの夫々は、信号用配線１９．２１及び２
２で構成される迂回ブロック間信号用配線を通して接続
されている。

このように、前記ブロック６Ａ内の論理回路１６Ａと前
記ブロック６Ｂ内の論理回路１６Ｂとをブロック６Ａ内
の余ったＹ方向に延在している第２層目の信号用配線１
９及びブロック６Ｂの余ったＸ方向に延在している第２
層目の信号用配線２１を含む迂回ブロック信号用配線で
結線する。この構成により、前記半導集積回路装置１の
各ブロックの論理回路間を迂回ブロック信号用配線で結
線することができるので、論理回路の実装率を向上させ
ることができ、集積度の向上を図ることができる。

また、第５図（第１図の概略構成図）に示すように、前
記左上のブロック６Ａ内の周辺部分の疎な領域１５Ａに
延在しているＸ方向の第１層目の信号用配線２２及び前
記ブロック６Ｂ内の周辺部分の疎な領域１５Ｂに延在し
ているＹ方向の第１層目の信号用配線２０を含む迂回ブ
ロック配線を利用し、論理回路１６Ａと１６Ｂとの間を
接続してもよい。

以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。

例えば、本発明は、２層配線以上の配線Ｍ（例えば３層
又は４層）を有するマスタスライス方式を採用する半導
体集積回路装置に適用することができる。

また、本発明は、基本セル列間に配線形成領域を設けた
マスタスライス方式を採用する固定チャネル型の半導体
集積回路装置に適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下言己のとおりで
ある。

マスタスライス方式を採用する半導体集積回路装置にお
いて、論理回路の実装率を向上させることができ、集積
度の向上を図ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるマスタスライス方式
を採用する敷き詰め方式の半導体集積回路装置のチップ
レイアウト図、 第２図は、前記半導体集積回路装置の基本セルの要部平
面図。 第３図は、前記半導体集積回路装置の形成方法を説明す
るプロセスフロー図、 第４図及び第５図は、本発明の実施例である基本セルで
構成された論理回路間を結線する信号用配線の例を示す
要部平面図である。 図中、１・・・半導体集積回路装置、４・・・基本セル
、５Ａ、５Ｂ・・・基本セル列、６Ａ、６Ｂ・・・ブロ
ック、Ｑｐ・・・ｐチャネルＭＩＳＦＥＴ、Ｑｎ・・・
ｎチャネルＭＩＳＦＥＴ、１６Ａ、１６Ｂ・・・論理回
路、１７・・・ブロック間端子、１９．２１．２２・・
・信号用配線である。 第３図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、マスタスライス方式を採用する多層配線構造の半導
   体集積回路装置において、基本セルをＸ方向に複数個規
   則的に配置して構成する基本セル列をＹ方向に複数列規
   則的に配置して構成した第１ブロックを設け、基本セル
   をＹ方向に複数個規則的に配置して構成する基本セル列
   をＸ方向に複数列規則的に配置して構成した第２ブロッ
   クを設けたことを特徴とする半導体集積回路装置。 ２、前記第１ブロック、第２ブロックの夫々はＸ方向に
   交互に配置されると共に、Ｙ方向に交互に配置されたこ
   とを特徴とする請求項１に記載の半導体集積回路装置。