JPS62154754A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62154754A JPS62154754A JP29404485A JP29404485A JPS62154754A JP S62154754 A JPS62154754 A JP S62154754A JP 29404485 A JP29404485 A JP 29404485A JP 29404485 A JP29404485 A JP 29404485A JP S62154754 A JPS62154754 A JP S62154754A
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- 239000000758 substrate Substances 0.000 claims abstract description 7
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路装置に関し、特に自動設計シス
テム（ＣＡＤ）により単位格子上に自動配線を行なう際
に使用されるものである。
テム（ＣＡＤ）により単位格子上に自動配線を行なう際
に使用されるものである。
近年、大規模集積回路（ＬＳＩ）は、ゲートアレイ、ス
タンダードセルに代表されるようにカスタム志向への傾
向を見せており、ユーザのニーズに答えるべく更に大規
模化、開発期間の短縮化が進んできている。そこで、Ｌ
ＳＩの各メーカは、こうした市場動向に対応する為に独
自なＣＡＤの開発や、汎用ソフトの導入等に意欲的であ
る。
タンダードセルに代表されるようにカスタム志向への傾
向を見せており、ユーザのニーズに答えるべく更に大規
模化、開発期間の短縮化が進んできている。そこで、Ｌ
ＳＩの各メーカは、こうした市場動向に対応する為に独
自なＣＡＤの開発や、汎用ソフトの導入等に意欲的であ
る。
ところで、こうしたＣＡＤを用いたカスタムＬＳＩの設
計には、論理回路を収納した単位セルを多数配列させた
、いわゆるポリセル方式というレイアウト手法が多く用
いられている。第５図は、このポリセル方式を用いた半
導体集積回路装置のパターン平面図の一例を示す。
計には、論理回路を収納した単位セルを多数配列させた
、いわゆるポリセル方式というレイアウト手法が多く用
いられている。第５図は、このポリセル方式を用いた半
導体集積回路装置のパターン平面図の一例を示す。
図中の１・・・はセル行であり、該セル行１と平行な方
向に電源線２ａ、２ｂを有する。前記セル行１は、段数
の単位セル３ａ１３ｂ、３Ｃ１３ｄ・・・等から構成さ
れている。前記セル行１・・・間は、配線領域４となっ
ている。この配線領域４には、第１層の金属（ＡＩり配
線層５ ａ、 ５ ｂ−５ｃ−５ｄが前記セル行１と平
行な方向に形成されている。前記セル行１と直交する方
向には、第２層のＡ、＆配線層６、多結晶シリコンから
るポリシリ配線層７ ａ、 ７ ｂｚ ７ ｃ等が形成
されている。なお、図中の８は、第１層のＡ、＆配線層
（例えば５ｄ）と第２層のＡＪ！配線層６とを電気的に
接続するヴィアコンタクトホールを示す。また、９１〜
９４は第１のＡＪ！配線層（例えば５８〜５ｄ）とポリ
シリ配線層（例えば７ａ〜７ｄ）とを電気的に接続する
コンタクトホールを、１０ａ、１０ｂは夫々電源線２ａ
、２ｂの境界線を示す示す。こうした、レイアウトにお
いては、全ての単位セルの境界線や配線領域間の配線層
の中心線（図示せず）は、Ｘ軸方向の単位格子（グリッ
ド）及びＹ軸方向のグリッド上に配置されている。なお
、ここで、グリッドの概念を導入するのは、電算機を用
いて自動設計を行なう為である。即ち、電算機の扱う最
少単位を人手で設計する場合の寸法にしてしまうと、設
計基準を違反しない様、複雑なルールを電算機に覚え込
ませる必要があり、その様なＣＡＤソフトウェハを作製
するのは非常に困難であるからである。
向に電源線２ａ、２ｂを有する。前記セル行１は、段数
の単位セル３ａ１３ｂ、３Ｃ１３ｄ・・・等から構成さ
れている。前記セル行１・・・間は、配線領域４となっ
ている。この配線領域４には、第１層の金属（ＡＩり配
線層５ ａ、 ５ ｂ−５ｃ−５ｄが前記セル行１と平
行な方向に形成されている。前記セル行１と直交する方
向には、第２層のＡ、＆配線層６、多結晶シリコンから
るポリシリ配線層７ ａ、 ７ ｂｚ ７ ｃ等が形成
されている。なお、図中の８は、第１層のＡ、＆配線層
（例えば５ｄ）と第２層のＡＪ！配線層６とを電気的に
接続するヴィアコンタクトホールを示す。また、９１〜
９４は第１のＡＪ！配線層（例えば５８〜５ｄ）とポリ
シリ配線層（例えば７ａ〜７ｄ）とを電気的に接続する
コンタクトホールを、１０ａ、１０ｂは夫々電源線２ａ
、２ｂの境界線を示す示す。こうした、レイアウトにお
いては、全ての単位セルの境界線や配線領域間の配線層
の中心線（図示せず）は、Ｘ軸方向の単位格子（グリッ
ド）及びＹ軸方向のグリッド上に配置されている。なお
、ここで、グリッドの概念を導入するのは、電算機を用
いて自動設計を行なう為である。即ち、電算機の扱う最
少単位を人手で設計する場合の寸法にしてしまうと、設
計基準を違反しない様、複雑なルールを電算機に覚え込
ませる必要があり、その様なＣＡＤソフトウェハを作製
するのは非常に困難であるからである。
第６図は、上記半導体集積回路装置を構成する１個の単
位セル３ａのパターン平面図である。また、第７図は第
６図の部分拡大図を示す。
位セル３ａのパターン平面図である。また、第７図は第
６図の部分拡大図を示す。
図中のｌｌａ〜ｌｉｄは境界線であり、これらの境界線
１１ａ〜ｌｉｄで囲まれた単位セル内にはＰチャネル領
域１２、Ｎチャネル領域１３となっている。但し、境界
線１１ａ、ｌｌｂは夫々前記電源線２ａ、２ｂの境界線
ＩＱａ、１０ｂと部分的に一致する。前記Ｐ−Ｎチャネ
ル領域１２．１３には、夫々前述した電源線２ａ、２ｂ
が夫々形成されている。なお、これらの電源線２ａ。
１１ａ〜ｌｉｄで囲まれた単位セル内にはＰチャネル領
域１２、Ｎチャネル領域１３となっている。但し、境界
線１１ａ、ｌｌｂは夫々前記電源線２ａ、２ｂの境界線
ＩＱａ、１０ｂと部分的に一致する。前記Ｐ−Ｎチャネ
ル領域１２．１３には、夫々前述した電源線２ａ、２ｂ
が夫々形成されている。なお、これらの電源線２ａ。
２ｂの幅は通常少しでも太い方が好ましい。その理由は
、太い場合電源線の配線抵抗が小さくなり、回路の直流
、交ｉｔＥ特性が向上するからである。前記単位セル３
ａ内には、Ｐ−Ｎチャネル領域１２．１３を縦断するよ
うに前述したポリシリ配線層７ａ、７ｃ及び第２層のＡ
ノ配線ＷＪ６が形成されている。ここで、前記ポリシリ
配線層７ａ％７Ｇは前記Ｐ−Ｎチャネル領域１２．１３
の所定領域でデーｌ−電極の働きをしている。前記Ｐチ
ャネル領域１２には、前記ポリシリ配線層７ａ％ＴＣを
夫々介してＰ十型のソース領域（Ｘ印）１４、ドレイン
領域（０印）１５が形成されている。また、Ｎチャネル
領域１３には、前記ポリシリ配線層７ａ、７ｃを夫々介
してＮ子種のソース領域（Ｘ印）１６、ドレイン領域（
Ｏ印）１７が形成されている。ここで、前記Ｐチャネル
領域１２のソース領域１４は電源線２ｂとコンタクトホ
ール１８を介して電気的に接続され、Ｎチャネル領域１
３のソース領域１４はコンタクトホール１９を介して電
源線２ｂと電気的に接続されている。
、太い場合電源線の配線抵抗が小さくなり、回路の直流
、交ｉｔＥ特性が向上するからである。前記単位セル３
ａ内には、Ｐ−Ｎチャネル領域１２．１３を縦断するよ
うに前述したポリシリ配線層７ａ、７ｃ及び第２層のＡ
ノ配線ＷＪ６が形成されている。ここで、前記ポリシリ
配線層７ａ％７Ｇは前記Ｐ−Ｎチャネル領域１２．１３
の所定領域でデーｌ−電極の働きをしている。前記Ｐチ
ャネル領域１２には、前記ポリシリ配線層７ａ％ＴＣを
夫々介してＰ十型のソース領域（Ｘ印）１４、ドレイン
領域（０印）１５が形成されている。また、Ｎチャネル
領域１３には、前記ポリシリ配線層７ａ、７ｃを夫々介
してＮ子種のソース領域（Ｘ印）１６、ドレイン領域（
Ｏ印）１７が形成されている。ここで、前記Ｐチャネル
領域１２のソース領域１４は電源線２ｂとコンタクトホ
ール１８を介して電気的に接続され、Ｎチャネル領域１
３のソース領域１４はコンタクトホール１９を介して電
源線２ｂと電気的に接続されている。
前記単位セル３ａ内のＰ−Ｎチャネル領域１２．１３近
傍にも第１層のＡノ配線層２１が形成され、該Ａノ配線
層２１は、コンタクトホール２２を介してＰチャネル領
域１２のドレイン領域１５に、またコンタクトホール２
３を介してＮチャネル領域１３のドレイン領域１７に、
更にコンタクトホール２４を介してＡ、ｆｌ’配線層６
に夫々電気的に接続されている。なお、第６図において
、２５ａ５２５ｂ・・・はＸ軸方向の単位孔子（グリッ
ド）を、かつ２６ａ、２６ｂ・・・はＹ軸方向の単位孔
子（グリッド）を夫々示す。また、２７＋、２７２は夫
々前記第１層のＡノ配線層５ ｂ ％ ５ ｃの中心線
であり、これら中心線２７ ｌｓ ２７２は夫々前記グ
リッド２６ａ、２６ｂに夫々配置されている。
傍にも第１層のＡノ配線層２１が形成され、該Ａノ配線
層２１は、コンタクトホール２２を介してＰチャネル領
域１２のドレイン領域１５に、またコンタクトホール２
３を介してＮチャネル領域１３のドレイン領域１７に、
更にコンタクトホール２４を介してＡ、ｆｌ’配線層６
に夫々電気的に接続されている。なお、第６図において
、２５ａ５２５ｂ・・・はＸ軸方向の単位孔子（グリッ
ド）を、かつ２６ａ、２６ｂ・・・はＹ軸方向の単位孔
子（グリッド）を夫々示す。また、２７＋、２７２は夫
々前記第１層のＡノ配線層５ ｂ ％ ５ ｃの中心線
であり、これら中心線２７ ｌｓ ２７２は夫々前記グ
リッド２６ａ、２６ｂに夫々配置されている。
こうした構造の単位セルにおいて、Ｙ方向のグリッドＧ
Ｙの大きさは次式で与えられる。
Ｙの大きさは次式で与えられる。
但し、ＷｌはＡ、ｆ？配線層５ｂ（又は５ｃ）の最少配
線幅を、ｌ！１はＡＩ配線層５ｂ（又は５ｃ）の配線間
最少スペースを、Ｗ２は最少コンタクトホール長を、Ｗ
３はコンタクトホール９３に対するＡノ配線層５Ｃの最
少オーパーラ・ツブ長を夫々示す。また、ａＸはＸ方向
のグリッド（例えば２５ａ、２５ｂ）間の距離を、ａｙ
はＡＩ配線層５ｂ、５ｃ間の距離を示す。次に、セル行
２ｂに一番近いグリッド２６ｂ上に存在するコンタクト
ホール９３のフリンジ部と電源線２ａとの距離ｌ！２を
、次式に示す。
線幅を、ｌ！１はＡＩ配線層５ｂ（又は５ｃ）の配線間
最少スペースを、Ｗ２は最少コンタクトホール長を、Ｗ
３はコンタクトホール９３に対するＡノ配線層５Ｃの最
少オーパーラ・ツブ長を夫々示す。また、ａＸはＸ方向
のグリッド（例えば２５ａ、２５ｂ）間の距離を、ａｙ
はＡＩ配線層５ｂ、５ｃ間の距離を示す。次に、セル行
２ｂに一番近いグリッド２６ｂ上に存在するコンタクト
ホール９３のフリンジ部と電源線２ａとの距離ｌ！２を
、次式に示す。
７ ・・・（２）ノ２−ａｙ−〒
−Ｗ３ その結果、式（１）、（２）より、 ７ ・・・（３）ノ２−薯
ピ＋１１ が得られる。
−Ｗ３ その結果、式（１）、（２）より、 ７ ・・・（３）ノ２−薯
ピ＋１１ が得られる。
しかしながら、従来技術によれば、無駄なスペースが生
じるという問題点を何する。即ち、上記距離Ｊ！２はＩ
ｔ’配線層５Ｃと電源線２ａとのスペースであるため、
その最少値はノ１でよいが、式（３）よりＷ１／２だけ
無駄なスペースとなっている。しかるに、この無駄なス
ペースを解消するにはＡノ配線層の中心線もしくは境界
線の位置をグリッド上から外す必要があるが、これはＣ
ＡＤを利用するという目的に反する。
じるという問題点を何する。即ち、上記距離Ｊ！２はＩ
ｔ’配線層５Ｃと電源線２ａとのスペースであるため、
その最少値はノ１でよいが、式（３）よりＷ１／２だけ
無駄なスペースとなっている。しかるに、この無駄なス
ペースを解消するにはＡノ配線層の中心線もしくは境界
線の位置をグリッド上から外す必要があるが、これはＣ
ＡＤを利用するという目的に反する。
本発明は上記事情に鑑みてなされたもので、配線層と単
位セル間に生ずる無駄なスペースを有効に利用できる半
導体集積回路装置を提供することを目的とする。
位セル間に生ずる無駄なスペースを有効に利用できる半
導体集積回路装置を提供することを目的とする。
本願第１の発明は、ポリセル方式の半導体集積回路装置
において、機能回路に電源を供給する電源線の一側辺を
前記単位セルの境界線の配線領域側に配置しかつ前記電
源線の他の側辺を前記単位セルの境界線の配線領域内に
配置することにより、省スペース化を図ったことを骨子
とする。
において、機能回路に電源を供給する電源線の一側辺を
前記単位セルの境界線の配線領域側に配置しかつ前記電
源線の他の側辺を前記単位セルの境界線の配線領域内に
配置することにより、省スペース化を図ったことを骨子
とする。
本願第２の発明は、単位セルの配線領域側の境界線が配
置される単位格子とこれに隣接する配線層用の単位格子
との距離を、他の単位格子間の距離よりも小さくするこ
とにより、省スペース化を図ったことを骨子とする。
置される単位格子とこれに隣接する配線層用の単位格子
との距離を、他の単位格子間の距離よりも小さくするこ
とにより、省スペース化を図ったことを骨子とする。
〔発明の実施例〕
以下、本発明の一実施例を図を参照して説明する。
実施例１
第１図〜第４図を参照する。ここで、第１図は本発明に
係る半導体集積回路装置を（１１Ｉ１１成する１個の単
位セルのパターン平面図、第２図はポリセル方式を用い
た半導体集積回路装置のパターン平面図、第３図は第１
図の部分拡大図、第４図は第３図のＸ−Ｘ線に沿う断面
図である。
係る半導体集積回路装置を（１１Ｉ１１成する１個の単
位セルのパターン平面図、第２図はポリセル方式を用い
た半導体集積回路装置のパターン平面図、第３図は第１
図の部分拡大図、第４図は第３図のＸ−Ｘ線に沿う断面
図である。
まず、第２図について説明する。図中の４１は・・・１
夏数のセル行であり、該セル行４１と平行な方向に電源
線４２ａ、４２ｂを何する。前記セル行４１は、例えば
４３８等（あるいは４３ｂ等あるいは４３ｃ、４３ｄ等
）から構成されている。前記セル行４１・・・間は、配
線領域４４となっている。
夏数のセル行であり、該セル行４１と平行な方向に電源
線４２ａ、４２ｂを何する。前記セル行４１は、例えば
４３８等（あるいは４３ｂ等あるいは４３ｃ、４３ｄ等
）から構成されている。前記セル行４１・・・間は、配
線領域４４となっている。
この配線領域４４には、第１層の金属（Ａ、ｌ？）配線
層４５ ａ、 ４５ ｂ、 ４５ ｃ、 ４５ ｄが前
記セル行４１と平行な方向に形成されている。前記セル
行と直交する方向には、第２層のＡＩ配線層４６１．４
６２、多結晶ンリコンからなるポリシリ配線層４７ａ、
４７ｂ、４７ｃ等が形成されている。なお、図中の４８
１．４８２は夫々第１層のＡＩ！配線層４５ａ（又は４
５ｄ）と第２層のＡＩ！配線層４６１ （又は４６２）
とを電気的に接続するヴイアコンタクトホールを示す。
層４５ ａ、 ４５ ｂ、 ４５ ｃ、 ４５ ｄが前
記セル行４１と平行な方向に形成されている。前記セル
行と直交する方向には、第２層のＡＩ配線層４６１．４
６２、多結晶ンリコンからなるポリシリ配線層４７ａ、
４７ｂ、４７ｃ等が形成されている。なお、図中の４８
１．４８２は夫々第１層のＡＩ！配線層４５ａ（又は４
５ｄ）と第２層のＡＩ！配線層４６１ （又は４６２）
とを電気的に接続するヴイアコンタクトホールを示す。
また、４９１〜４９４は、夫々第１層のＡＩ配線層４５
ａ〜４５ｄとポリシリ配線層４７ａ 〜４７ｄとを電気
的に接続するコンタクトホールを示す。
ａ〜４５ｄとポリシリ配線層４７ａ 〜４７ｄとを電気
的に接続するコンタクトホールを示す。
更に、５０ａ、５０ｂは電源線４２ａ、４２ｂの境界線
を、５１ａ、５１ｂ（一点鎖線）は夫々単位セルの境界
線を示す。そして、例えば単位セル４３ａにおいて、一
方の入力端子はポリンリ配線層４７ａ、コンタクトホー
ル４９□、第１層のＡノ配線層４５ａ１ヴイアコンタク
トホール４８１及び第２層のＡ、ｉ７配線層４６□を介
して単位セル４３ｃの出力端子に接続し、他方の入力端
子はポリシリ配線層４７Ｃ１コンタクトホール４９３を
介して第１のＡノ配線層４５ｃに接続している。また、
同単位セル４３ａの出力端子は第２層のＡＩ！配線層４
６２、コンタクトホール４８２、第１のＡ７配線層４５
ｄ１コンタクトホール４９４及びポリシリ配線層４７ｄ
を介して単位セル４３ｂの入力端子に接続している。
を、５１ａ、５１ｂ（一点鎖線）は夫々単位セルの境界
線を示す。そして、例えば単位セル４３ａにおいて、一
方の入力端子はポリンリ配線層４７ａ、コンタクトホー
ル４９□、第１層のＡノ配線層４５ａ１ヴイアコンタク
トホール４８１及び第２層のＡ、ｉ７配線層４６□を介
して単位セル４３ｃの出力端子に接続し、他方の入力端
子はポリシリ配線層４７Ｃ１コンタクトホール４９３を
介して第１のＡノ配線層４５ｃに接続している。また、
同単位セル４３ａの出力端子は第２層のＡＩ！配線層４
６２、コンタクトホール４８２、第１のＡ７配線層４５
ｄ１コンタクトホール４９４及びポリシリ配線層４７ｄ
を介して単位セル４３ｂの入力端子に接続している。
次に、第１図、第３図及び第４図について説明する。図
中の５１ｃ、５１ｄは夫々前記単位セル４３ａの境界線
であり、これら境界線５１ｃ１５１ｄ及び前述した境界
線５１ａ、５１ｂで囲まれた単位セル４３ａ内にはＰチ
ャネル領域５２、Ｎチャネル領域５３が夫々形成されて
いる。これらＰ−Ｎチャネル領域５２．５３には、夫々
前述した電源線４２ａ、４２ｂが夫々形成されている。
中の５１ｃ、５１ｄは夫々前記単位セル４３ａの境界線
であり、これら境界線５１ｃ１５１ｄ及び前述した境界
線５１ａ、５１ｂで囲まれた単位セル４３ａ内にはＰチ
ャネル領域５２、Ｎチャネル領域５３が夫々形成されて
いる。これらＰ−Ｎチャネル領域５２．５３には、夫々
前述した電源線４２ａ、４２ｂが夫々形成されている。
なお、これらの電源線４２ａ、４２ｂの幅は少しでも太
い方が好ましい。その理由は、太い場合電源線の配線抵
抗が小さくなり、回路の直流、交流特性が向上するから
である。前記単位セル４３ａ内には、Ｐ−Ｎチャネル領
域５２．５３を縦断するように前述したポリシリ配線層
４ａ、４７ｃが形成されている。ここで、前記ポリシリ
配線層４７ａ、４７ｃは前記Ｐ−Ｎチャネル領域５２．
５３の所定領域でゲート電極の働きをしている。
い方が好ましい。その理由は、太い場合電源線の配線抵
抗が小さくなり、回路の直流、交流特性が向上するから
である。前記単位セル４３ａ内には、Ｐ−Ｎチャネル領
域５２．５３を縦断するように前述したポリシリ配線層
４ａ、４７ｃが形成されている。ここで、前記ポリシリ
配線層４７ａ、４７ｃは前記Ｐ−Ｎチャネル領域５２．
５３の所定領域でゲート電極の働きをしている。
前記Ｐチャネル領域５２には、前記ポリシリ配線層４７
ａ ｓ ４７ Ｃを夫々介してＰ中型のソース領域（
Ｘ印）５４、ドレイン領域（０印）５５が形成されてい
る。また、Ｎチャネル領域５３には、前記ポリシリ配線
層４７ａ、４７ｃを夫々介してＮ十型のソース領域（Ｘ
印）５６、ドレイン領域（０印）５７が形成されている
。ここで、前記Ｐチャネル領域５２のソース領域５４は
電源線４２ｂとコンタクトホール５８を介して電気的に
接続され、Ｎチャネル領域５３のソース領域５６はコン
タクトホール５９を介して電源線４２ａと電気的に接続
されている。
ａ ｓ ４７ Ｃを夫々介してＰ中型のソース領域（
Ｘ印）５４、ドレイン領域（０印）５５が形成されてい
る。また、Ｎチャネル領域５３には、前記ポリシリ配線
層４７ａ、４７ｃを夫々介してＮ十型のソース領域（Ｘ
印）５６、ドレイン領域（０印）５７が形成されている
。ここで、前記Ｐチャネル領域５２のソース領域５４は
電源線４２ｂとコンタクトホール５８を介して電気的に
接続され、Ｎチャネル領域５３のソース領域５６はコン
タクトホール５９を介して電源線４２ａと電気的に接続
されている。
前記単位セル４３ａ内のＰ−Ｎチャネル領域５２．５３
近傍にも第１層のＡＩ！配線層７１が形成され、該ＡＩ
配線層７１はコンタクトホール７２を介してＰチャネル
領域５２のドレイン領域５５に、コンタクトホール７３
を介してＮチャネル領域５３のドレイン領域５７に、か
つコンタクトホール７４を介して第２層のＡノ配線層４
６に夫々電気的に接続されている。なお、第１図におい
て、７５ａ、７５ｂ・・・はＸ軸方向の単位孔子（グリ
ッド）を、かっ７６ａ、７６ｂ・・・はＹ軸方向のグリ
ッドを夫々示す。また、７７１．７７２は夫々前記第１
層のＡノ配線層４５ｂ、４５ｃの中心線であり、これら
中心線７７１．７７２は夫々前記グリッド７６ａ、７６
ｂに夫々配置されている。こうした構造の半導体集積回
路装置において、単位セル４３ａのＡ、ｆ７製の電源線
４２ａ１４２ｂの一側辺は、夫々第１図や第３図に示す
如く晴界線５１ａ、５１ｂがら配線領域４４側に距離ｉ
２だけはみ出し、かつ前記電源線４２ａ１４２ｂの他の
側辺は夫々前記境界線５１ａ、５１ｂの単位セル４３ａ
内に配置された構造となっている。
近傍にも第１層のＡＩ！配線層７１が形成され、該ＡＩ
配線層７１はコンタクトホール７２を介してＰチャネル
領域５２のドレイン領域５５に、コンタクトホール７３
を介してＮチャネル領域５３のドレイン領域５７に、か
つコンタクトホール７４を介して第２層のＡノ配線層４
６に夫々電気的に接続されている。なお、第１図におい
て、７５ａ、７５ｂ・・・はＸ軸方向の単位孔子（グリ
ッド）を、かっ７６ａ、７６ｂ・・・はＹ軸方向のグリ
ッドを夫々示す。また、７７１．７７２は夫々前記第１
層のＡノ配線層４５ｂ、４５ｃの中心線であり、これら
中心線７７１．７７２は夫々前記グリッド７６ａ、７６
ｂに夫々配置されている。こうした構造の半導体集積回
路装置において、単位セル４３ａのＡ、ｆ７製の電源線
４２ａ１４２ｂの一側辺は、夫々第１図や第３図に示す
如く晴界線５１ａ、５１ｂがら配線領域４４側に距離ｉ
２だけはみ出し、かつ前記電源線４２ａ１４２ｂの他の
側辺は夫々前記境界線５１ａ、５１ｂの単位セル４３ａ
内に配置された構造となっている。
次に、第４図について説明する。図中の８１は、例えば
Ｐ型のシリコン基板である。この基板８１上には絶縁膜
８２を介して前述したポリシリ配線層４７ａ、４７ｃが
形成されている。これらの配線層４７ａ、４７ｃを含む
前記絶縁膜８２上には、前述したコンタクトホール４９
３を有した層間絶縁膜８３が形成されている。そして、
このコンタクトホール４９３を介して前記配線層４７ｂ
とＡＪ！配線層４５ｃとが電気的に接続される。
Ｐ型のシリコン基板である。この基板８１上には絶縁膜
８２を介して前述したポリシリ配線層４７ａ、４７ｃが
形成されている。これらの配線層４７ａ、４７ｃを含む
前記絶縁膜８２上には、前述したコンタクトホール４９
３を有した層間絶縁膜８３が形成されている。そして、
このコンタクトホール４９３を介して前記配線層４７ｂ
とＡＪ！配線層４５ｃとが電気的に接続される。
上記実施例１は、単位セル４３ａのＡ、ｆｆ製の電源線
４２ａ、４２ｂの配線領域４４側の一側辺を、夫々単位
セルの境界線５１ａ、５１ｂがら配線領域４４側に距ｒ
４１３だけはみ出させ、がっ電源線４２ａ、４２ｂの他
の側辺を境界線５１ａ、５１ｂの単位セル４３ａ内に配
置させた構造となっている。従って、実施例１によれば
、セル面積を増加することなく電源！！ｊＩ４２ ａ及
び４２ｂの幅を太くすることができる。これにより、配
線抵抗が小さくなり、直流特性、交流特性、耐ノイズ特
性が向上する。
４２ａ、４２ｂの配線領域４４側の一側辺を、夫々単位
セルの境界線５１ａ、５１ｂがら配線領域４４側に距ｒ
４１３だけはみ出させ、がっ電源線４２ａ、４２ｂの他
の側辺を境界線５１ａ、５１ｂの単位セル４３ａ内に配
置させた構造となっている。従って、実施例１によれば
、セル面積を増加することなく電源！！ｊＩ４２ ａ及
び４２ｂの幅を太くすることができる。これにより、配
線抵抗が小さくなり、直流特性、交流特性、耐ノイズ特
性が向上する。
実施例２
第８図を参照する。但し、実施例１と同部材は同符号を
付して説明を省略する。
付して説明を省略する。
図中の９１ａ、９１ｂｓ ９１ｃｍ・・は、夫々Ｙ軸方
向の単位格子（グリッド）である。これらのうちグリッ
ド９１ ｃ、 ９１ ｄ、 ９１ ｅ・・・は、夫々従
来のＹ軸方向のグリッド７５ｃ、７６ｄ、７６ｅ・・・
から距離ΔＧだけ配線領域４４側にスライドしている。
向の単位格子（グリッド）である。これらのうちグリッ
ド９１ ｃ、 ９１ ｄ、 ９１ ｅ・・・は、夫々従
来のＹ軸方向のグリッド７５ｃ、７６ｄ、７６ｅ・・・
から距離ΔＧだけ配線領域４４側にスライドしている。
即ち、本実施例は、第８図に示す如く、単位セル４３ａ
の境界線５１ａと一致するグリッド９１ｃと、このグリ
ッド９１ｃに隣接する第２層のＡノ配線層４５ｃ用のグ
リッド９１ｂとの距離（Ｇｙ）を他のグリッド（例えば
９１ａと９１ｂ）間の距離より小さくした構造となって
いる。
の境界線５１ａと一致するグリッド９１ｃと、このグリ
ッド９１ｃに隣接する第２層のＡノ配線層４５ｃ用のグ
リッド９１ｂとの距離（Ｇｙ）を他のグリッド（例えば
９１ａと９１ｂ）間の距離より小さくした構造となって
いる。
従って、前記圧ａＣ、は、Ｇ、−ＧＹ−ΔＧで表わされ
る。
る。
実施例２によれば、グリッド間のピッチＧＹを従来と比
べΔＧだけ小さくできるため、従来と比べ集積度を向上
でき、省スペース化を達成できる。
べΔＧだけ小さくできるため、従来と比べ集積度を向上
でき、省スペース化を達成できる。
以上詳述した如く本発明によれば、従来と比べ省スペー
ス化を図り、配線抵抗の減少や集積度の向上等をなし得
る半導体集積回路装置を提供できる。
ス化を図り、配線抵抗の減少や集積度の向上等をなし得
る半導体集積回路装置を提供できる。
第１図は本発明の実施例１に係る半導体集積回路装置を
構成する１個の単位セルのパターン弔面図、第２図は本
発明の実施例１に係る半導体集積回路装置のパターン平
面図、第３図はＴｉ１図の部分拡大図、第４図は第３図
のＸ−Ｘ線に沿う断面図、第５図は従来の半導体集積回
路装置のパターン平面図、第６図は従来の半導体集積回
路装置をｔδ成する１個の単位セルのパターン平面図、
第７図は第６図の部分拡大図、第８図は本発明の実施例
２に係る半導体集積回路装置を構成する１個の単位セル
のパターン平面図である。 ４１・・・セル行、４２ａ、４２ｂ・・・￥４源線、４
３ａ〜４３ｄ・・・単位セル、４４・・・配線領域、４
５ａ〜４５ｄ、４６＋ 、４６２．７１・・・Ａ、ｉ’
配線層、４７ａ〜４７ｄ・・・ポリシリ配線層、４８１
．４８２・・・ヴイアコンタクトホール、 ４９１〜
４９４．５８．５９．６０．７２．７３．７４・・・コ
ンタクトホール、５１ａ〜５１ｄ・・・境界線、５２・
・・Ｐチャネル領域、５３・・・Ｎチャネル領域、５４
．５６・・・ソース領ｊＪ、５５．５７−ドレイン領域
、７５ａ・・・、７６ａ・・・、９１ａ・・・グリッド
、７７１．７７２・・・中心線。 出願人代理人 弁理士 鈴江武彦 第 １ 図 ３ａ 第６図 第８図
構成する１個の単位セルのパターン弔面図、第２図は本
発明の実施例１に係る半導体集積回路装置のパターン平
面図、第３図はＴｉ１図の部分拡大図、第４図は第３図
のＸ−Ｘ線に沿う断面図、第５図は従来の半導体集積回
路装置のパターン平面図、第６図は従来の半導体集積回
路装置をｔδ成する１個の単位セルのパターン平面図、
第７図は第６図の部分拡大図、第８図は本発明の実施例
２に係る半導体集積回路装置を構成する１個の単位セル
のパターン平面図である。 ４１・・・セル行、４２ａ、４２ｂ・・・￥４源線、４
３ａ〜４３ｄ・・・単位セル、４４・・・配線領域、４
５ａ〜４５ｄ、４６＋ 、４６２．７１・・・Ａ、ｉ’
配線層、４７ａ〜４７ｄ・・・ポリシリ配線層、４８１
．４８２・・・ヴイアコンタクトホール、 ４９１〜
４９４．５８．５９．６０．７２．７３．７４・・・コ
ンタクトホール、５１ａ〜５１ｄ・・・境界線、５２・
・・Ｐチャネル領域、５３・・・Ｎチャネル領域、５４
．５６・・・ソース領ｊＪ、５５．５７−ドレイン領域
、７５ａ・・・、７６ａ・・・、９１ａ・・・グリッド
、７７１．７７２・・・中心線。 出願人代理人 弁理士 鈴江武彦 第 １ 図 ３ａ 第６図 第８図
Claims (2)
- （１）半導体基板と、この半導体基板の一主表面領域に
形成される機能回路と、この機能回路を収納する単位セ
ルと、この単位セルを用いて形成される複数のセル行と
、前記各セル行間に設けられ配線層を有する配線領域と
、前記単位セルと前記配線領域とを分離する境界線とを
具備し、前記配線層の中心線と前記単位セルの境界線と
が夫々対応する単位格子上に配置され、前記機能回路に
電源を供給する電源線の一側辺が前記単位セルの境界線
の配線領域側に配置されかつ前記電源線の他の側辺が前
記単位セルの境界線の単位セル内に配置されていること
を特徴とする半導体集積回路装置。 - （２）半導体基板と、この半導体基板の一主表面領域に
形成される機能回路と、この機能回路を収納する単位セ
ルと、この単位セルを用いて形成される複数のセル行と
、前記各セル行間に設けられ配線層を有する配線領域と
、前記単位セルと前記配線領域とを分離する境界線とを
具備し、前記配線層の中心線と前記単位セルの境界線と
が夫々対応する単位格子上に配置され、前記単位セルの
境界線が配置される単位格子と該単位格子に隣接する前
記配線層が配置される単位格子との距離を、他の単位格
子間の距離よりも小さくしたことを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294044A JPH07105480B2 (ja) | 1985-12-27 | 1985-12-27 | 半導体集積回路装置の配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294044A JPH07105480B2 (ja) | 1985-12-27 | 1985-12-27 | 半導体集積回路装置の配線形成方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25783591A Division JPH04363063A (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62154754A true JPS62154754A (ja) | 1987-07-09 |
| JPH07105480B2 JPH07105480B2 (ja) | 1995-11-13 |
Family
ID=17802546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294044A Expired - Lifetime JPH07105480B2 (ja) | 1985-12-27 | 1985-12-27 | 半導体集積回路装置の配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105480B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02280353A (ja) * | 1989-04-20 | 1990-11-16 | Nec Corp | 半導体集積回路 |
| JPH04360554A (ja) * | 1991-06-07 | 1992-12-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60110136A (ja) * | 1983-11-21 | 1985-06-15 | Hitachi Ltd | Ｃｍｏｓ演算回路 |
-
1985
- 1985-12-27 JP JP60294044A patent/JPH07105480B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60110136A (ja) * | 1983-11-21 | 1985-06-15 | Hitachi Ltd | Ｃｍｏｓ演算回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02280353A (ja) * | 1989-04-20 | 1990-11-16 | Nec Corp | 半導体集積回路 |
| JPH04360554A (ja) * | 1991-06-07 | 1992-12-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105480B2 (ja) | 1995-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |