JPS60110136A - Ｃｍｏｓ演算回路 - Google Patents
Ｃｍｏｓ演算回路Info
- Publication number
- JPS60110136A JPS60110136A JP58217757A JP21775783A JPS60110136A JP S60110136 A JPS60110136 A JP S60110136A JP 58217757 A JP58217757 A JP 58217757A JP 21775783 A JP21775783 A JP 21775783A JP S60110136 A JPS60110136 A JP S60110136A
- Authority
- JP
- Japan
- Prior art keywords
- wirings
- wiring
- power source
- lines
- grounding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は演算回路に係９、特に多層金属配線の可能なＣ
ＭＯＳプロセスに好適なレイアウト法に関する。
ＭＯＳプロセスに好適なレイアウト法に関する。
加算器等の多数ピッｌ処理する演算器の論理はビット単
位でくり返しとなる。加算器及びデータを格納するレジ
スタの回路例を第１図に示す。
位でくり返しとなる。加算器及びデータを格納するレジ
スタの回路例を第１図に示す。
回路１．２は加算器で、それぞれ１ビット分の論理とな
っている。一方、３．４はそれぞれ１ビット分のレジス
タであり、ライン５はレジスタへの入力を、またライン
６．７はレジスタからバス８゜９への出力を制御する。
っている。一方、３．４はそれぞれ１ビット分のレジス
タであり、ライン５はレジスタへの入力を、またライン
６．７はレジスタからバス８゜９への出力を制御する。
従来のマイコンは、前述のような回路ｋＮチャネルＭＯ
８を用い、第２図のようなレイアウト構成で実現してい
た。まず、ここで適用され′ｆＣＮチャネルプロセス全
第３全第３一全用明する。Ｎチャネルトランジスタは、
ゲート２５下のＮチャネル拡散層２２．２３間で形成で
れる。基板２４はＰチャネルで構成され、かつ接地レベ
ルと同一の電位レベルあるいはそれ以下にバイアスされ
ている。ゲート２５の電位がある値（ｖテ■と云われる
しきい値電圧）以下だと、拡散層２２．２３ （それぞ
れをソース、ドレインと云う）間にはＰチャネル層が形
成されているため、その間の抵抗値は高く、ＯＦＦ状態
となる。一方、ゲート２５の電位が高くなると、ゲート
下に空乏層が形成場れ、拡散層２２．２３間の抵抗値が
下が９ＯＮ状態となる。このようにしてＮチャネルのＭ
ＯＳ）ランジスタは動作するのであるが、論理回路を構
成する場合には、ゲート２５、拡散層２２．２３等を配
線で結ぶことが必要となる。この配線には、Ｎチャネル
拡散層、ゲート材料であるポリシリコンの他に、最上層
に形成したＡｔ層２６を用いていた。
８を用い、第２図のようなレイアウト構成で実現してい
た。まず、ここで適用され′ｆＣＮチャネルプロセス全
第３全第３一全用明する。Ｎチャネルトランジスタは、
ゲート２５下のＮチャネル拡散層２２．２３間で形成で
れる。基板２４はＰチャネルで構成され、かつ接地レベ
ルと同一の電位レベルあるいはそれ以下にバイアスされ
ている。ゲート２５の電位がある値（ｖテ■と云われる
しきい値電圧）以下だと、拡散層２２．２３ （それぞ
れをソース、ドレインと云う）間にはＰチャネル層が形
成されているため、その間の抵抗値は高く、ＯＦＦ状態
となる。一方、ゲート２５の電位が高くなると、ゲート
下に空乏層が形成場れ、拡散層２２．２３間の抵抗値が
下が９ＯＮ状態となる。このようにしてＮチャネルのＭ
ＯＳ）ランジスタは動作するのであるが、論理回路を構
成する場合には、ゲート２５、拡散層２２．２３等を配
線で結ぶことが必要となる。この配線には、Ｎチャネル
拡散層、ゲート材料であるポリシリコンの他に、最上層
に形成したＡｔ層２６を用いていた。
前述のトランジスタ及び配線を用い、第１図の回路は第
２図のようにレイアウトされる。バス８゜９及び電源配
線、接地配線はＡｔ層による配線を用い、それぞれ、配
線１０．１４及び１１，１３゜１２のように横方向にレ
イアウトされる。また、制御線５，６．７はポリシリコ
ン層を配線として配線１９，２０．２１のよ°うに縦方
向にレイアウトされる。芒らに、回路１，２，３．４を
１５゜１６．１７．１８のようにレイアウトし、第２図
の例では２ビット単位でくり返しのマスクパターンを形
成していた。
２図のようにレイアウトされる。バス８゜９及び電源配
線、接地配線はＡｔ層による配線を用い、それぞれ、配
線１０．１４及び１１，１３゜１２のように横方向にレ
イアウトされる。また、制御線５，６．７はポリシリコ
ン層を配線として配線１９，２０．２１のよ°うに縦方
向にレイアウトされる。芒らに、回路１，２，３．４を
１５゜１６．１７．１８のようにレイアウトし、第２図
の例では２ビット単位でくり返しのマスクパターンを形
成していた。
しかし、制御線１９，２０．２１を形成するポリシリコ
ン層は％Ａｔ層と比較して極端に抵抗値が高く、また電
位を固定された基板２４との距離が短いため容量も大き
いので、高速化の障害となっていた。その対策としてＡ
ｔ層２６の上にさらにＡｔ層を形成する多層配線のプロ
セスが生まれつつある。また、集ｎ度が高くなると消費
電力の制限によりＮチャネルＭＯＳプロセスから、Ｎチ
ャネルとＰチャネルの両極性のＭＯＳ）ランジスｐ を
用イるＣＭＯＳプロセスに郡内していく必要が生じつつ
おる。これらプロセス側の改善に対応して、より性能的
にも面積的にも有利なレイアウト法が必要となった。
ン層は％Ａｔ層と比較して極端に抵抗値が高く、また電
位を固定された基板２４との距離が短いため容量も大き
いので、高速化の障害となっていた。その対策としてＡ
ｔ層２６の上にさらにＡｔ層を形成する多層配線のプロ
セスが生まれつつある。また、集ｎ度が高くなると消費
電力の制限によりＮチャネルＭＯＳプロセスから、Ｎチ
ャネルとＰチャネルの両極性のＭＯＳ）ランジスｐ を
用イるＣＭＯＳプロセスに郡内していく必要が生じつつ
おる。これらプロセス側の改善に対応して、より性能的
にも面積的にも有利なレイアウト法が必要となった。
本発明の目的は、多層金属配線の可能なＣＭＯＳプロセ
スを用いて、より面積的にも性能的にも有利な演算回路
のレイアウト法を抗供することにある。
スを用いて、より面積的にも性能的にも有利な演算回路
のレイアウト法を抗供することにある。
配線が回路の動作性能に影！＆１を与えるのは、その抵
抗成分と容量成分とである。金属配線の場合前者の影響
は小さい。配線容量は、基板間の容量が主要因となる。
抗成分と容量成分とである。金属配線の場合前者の影響
は小さい。配線容量は、基板間の容量が主要因となる。
多層金属配線では、より上層９配線はど、基板との距離
が離れるので、容量は小さくなる。そのため、速度的に
クリティカルとなる配線は、より上層の金属配線を用い
て構成するようにした。
が離れるので、容量は小さくなる。そのため、速度的に
クリティカルとなる配線は、より上層の金属配線を用い
て構成するようにした。
また％ＣＭＯＳプロセスではＰチャネルトランジスタを
構成する方の基板はＮチャネルとし、その電位を電＃電
圧に、またＮチャネルトランジスタを構成する方の基板
はＰチャネルとし、その電位を接地電圧以下に固定する
必要がある。これを面積的に無駄なく設定するためには
％電源配線及び接地配線の下を有効に利用するようにす
る。
構成する方の基板はＮチャネルとし、その電位を電＃電
圧に、またＮチャネルトランジスタを構成する方の基板
はＰチャネルとし、その電位を接地電圧以下に固定する
必要がある。これを面積的に無駄なく設定するためには
％電源配線及び接地配線の下を有効に利用するようにす
る。
さらに、ＣＭＯＳプロセスで論理を構成した場合、信号
値が変化する際の瞬時電流はＮＭＯＳプロセスに較べて
はるかに大きい。そのため、電源電圧変動に対し、電源
配線、接地配線下に面積的には負担にならないようにし
て容Ｊｔｔ−付加し、対策した。
値が変化する際の瞬時電流はＮＭＯＳプロセスに較べて
はるかに大きい。そのため、電源電圧変動に対し、電源
配線、接地配線下に面積的には負担にならないようにし
て容Ｊｔｔ−付加し、対策した。
以下、本発明の一実施例を第４図及び第５図を用いて説
明する。
明する。
不発明では、金属配線を２層使用可能なＣＭＯＳプロセ
スを仮定している。第２図に示すＮチャネルＭＯ８ｔ−
用いたレイアウトに対応する前述仮定のプロセスを用い
たレイアウト例を第４図に示す。
スを仮定している。第２図に示すＮチャネルＭＯ８ｔ−
用いたレイアウトに対応する前述仮定のプロセスを用い
たレイアウト例を第４図に示す。
第２図に示す１５，１６，１７．１８の回路は第４図３
３．３４，３５．３６のようにレイアウトする。この時
、第５図で用いるプロセスはＣＭＯＳプロセスなので、
回路としてはＮチャネルＭＯＳトランジスタとＰテヤイ
・ルＭＯＳトランジスタとをペアで構成する必要がある
。この時、ＮチャネルＭＯＳ）ランジスタは接地配線３
０を囲む点線４０の領域で構成し、ＰチャネルＭＯ８ト
ランジスタはその外側の部分で構成する。配＃３（１−
’ｉＭ源配線に、配Ｉｗ２９，３１を接地配線にした場
合は、この関係は逆となり、点線４０の領域内でＰチャ
ネルＭＯＳトランジスタ’ｔ−、その外側にＮチャネル
トランジスタを構成する。′電源配線２９゜３１、接地
部＃Ｉ３０は、拡散層と接続し易いよう、第５図に示す
ように下層金属配線４３，４２ｔ：用いる。電源配線、
接地配線と基板４８．５１との間の容量は大きい程、電
源電圧変動の影響を受けにくくなるため、下層金属配線
を用いることは特性的に有利となる。さらに、トランジ
スタのソース側拡散層と電源あるいは接地電位を接続さ
せる場合にも、コンタクトがとり易いため、面積削減の
面でも有利となる。電源配線、接地配線と並行するバス
配線２８．３２も下層金属配線を用いる。
３．３４，３５．３６のようにレイアウトする。この時
、第５図で用いるプロセスはＣＭＯＳプロセスなので、
回路としてはＮチャネルＭＯＳトランジスタとＰテヤイ
・ルＭＯＳトランジスタとをペアで構成する必要がある
。この時、ＮチャネルＭＯＳ）ランジスタは接地配線３
０を囲む点線４０の領域で構成し、ＰチャネルＭＯ８ト
ランジスタはその外側の部分で構成する。配＃３（１−
’ｉＭ源配線に、配Ｉｗ２９，３１を接地配線にした場
合は、この関係は逆となり、点線４０の領域内でＰチャ
ネルＭＯＳトランジスタ’ｔ−、その外側にＮチャネル
トランジスタを構成する。′電源配線２９゜３１、接地
部＃Ｉ３０は、拡散層と接続し易いよう、第５図に示す
ように下層金属配線４３，４２ｔ：用いる。電源配線、
接地配線と基板４８．５１との間の容量は大きい程、電
源電圧変動の影響を受けにくくなるため、下層金属配線
を用いることは特性的に有利となる。さらに、トランジ
スタのソース側拡散層と電源あるいは接地電位を接続さ
せる場合にも、コンタクトがとり易いため、面積削減の
面でも有利となる。電源配線、接地配線と並行するバス
配線２８．３２も下層金属配線を用いる。
このバス配線は、基板間の容量が不埒いことが望ましい
が、金用２層配線を仮定した場合、バス配線と直交する
制御信号線３７，３８．３９の信号遅延の方がクリティ
カルであるため、下層配線とする。そのため金属配線が
さらに多層化された場合には、上層配線とすることが望
ましい。制御信号線３７等は前述の理由により、上層金
属配線４１を用いる。このようにして、第４図の演算回
路に於いては、横方向に下層金属配ｍｅ％縦方向には上
層金属配線を直交させる。この構造とすることにより、
配線のクロスを心配せずに任意のレイアウトをすること
が可能となる。
が、金用２層配線を仮定した場合、バス配線と直交する
制御信号線３７，３８．３９の信号遅延の方がクリティ
カルであるため、下層配線とする。そのため金属配線が
さらに多層化された場合には、上層配線とすることが望
ましい。制御信号線３７等は前述の理由により、上層金
属配線４１を用いる。このようにして、第４図の演算回
路に於いては、横方向に下層金属配ｍｅ％縦方向には上
層金属配線を直交させる。この構造とすることにより、
配線のクロスを心配せずに任意のレイアウトをすること
が可能となる。
また、０Ｍ０８プロセスでは基板の電位を固定する必要
がある。第５図に示すように、ＰチャネルＭＯ８）ラン
ジスタ４９を構成する方の基板４８は電源電圧レベルに
、ＮチャネルＭＵＳ）ランジスタ５０を構成する方の基
板５１は接地レベルに固定する。を位の固定は、電源配
線４３、接地配線４２の下で築板と同じ極性の拡散層４
６゜５３を形成し、この拡散層と電源配線りるいｔユ接
地配線を接続もせて行なう。ところで、電源配線。
がある。第５図に示すように、ＰチャネルＭＯ８）ラン
ジスタ４９を構成する方の基板４８は電源電圧レベルに
、ＮチャネルＭＵＳ）ランジスタ５０を構成する方の基
板５１は接地レベルに固定する。を位の固定は、電源配
線４３、接地配線４２の下で築板と同じ極性の拡散層４
６゜５３を形成し、この拡散層と電源配線りるいｔユ接
地配線を接続もせて行なう。ところで、電源配線。
接地配線はその抵抗値會下ける１ヒめ、幅の広い配線と
する。そこで語根とは逆極性の拡散層の４７゜５２を、
電源配線あるいは接地配線下に形成し。
する。そこで語根とは逆極性の拡散層の４７゜５２を、
電源配線あるいは接地配線下に形成し。
これをその配線と接続させる。この拡散層は基板との間
に容量成分を構成するため、瞬時電流により、金属配線
の電圧レベルが急激に変化した場合、レベルの平滑化を
行なう機能を持つ。そのため、′電源電圧変動に対し有
効な対策となる。
に容量成分を構成するため、瞬時電流により、金属配線
の電圧レベルが急激に変化した場合、レベルの平滑化を
行なう機能を持つ。そのため、′電源電圧変動に対し有
効な対策となる。
本発明では、２層金属配紛を仮定したＣＭＯＳプロセス
による演算回路のレイアウト法を説明したが、さらに多
層の金属配線が用いられる場合であっても、最下層の金
楓配？ｔ＃を゛電源配線・接地配線として基板電位の固
定及び拡散層による容量成分付加をする考え方は変わら
ない。ただし、この場合、バス配線、制御信号線等は上
ノーの金属配線に変更きれる。また、上層に２層目の電
源配線、接地配線を配線抵抗の低減化のため構成する場
合も生ずる。
による演算回路のレイアウト法を説明したが、さらに多
層の金属配線が用いられる場合であっても、最下層の金
楓配？ｔ＃を゛電源配線・接地配線として基板電位の固
定及び拡散層による容量成分付加をする考え方は変わら
ない。ただし、この場合、バス配線、制御信号線等は上
ノーの金属配線に変更きれる。また、上層に２層目の電
源配線、接地配線を配線抵抗の低減化のため構成する場
合も生ずる。
本発明によれば、多層金属配線が使用可能なＣＭ ０８
プロセスを用いて演算回路全規則的に構成する場合、電
源配線接地配＃ｊを下層金属配線とするので基板間の容
量により電圧を安定化できる。
プロセスを用いて演算回路全規則的に構成する場合、電
源配線接地配＃ｊを下層金属配線とするので基板間の容
量により電圧を安定化できる。
又制御信号線全上層金属配線とするので基板間の容量が
少なく高速に信号伝達できる。
少なく高速に信号伝達できる。
又、他の発明によれば電源配線、接地線の容量増加せし
めることかで＠１瞬時電流変化があっても安定に電圧供
給ができる。
めることかで＠１瞬時電流変化があっても安定に電圧供
給ができる。
第１図は演算回路における２ピツトの加算器とレジスタ
を示す図、第２図は従来のレイアウト法を示す図、第３
図は従来のプロセスに於けるデバイスの縦構造を示す図
、第４図は本発明のレイアウト法を示す図、第５図は本
発明Ｖこ適用した２７Ｉｔ金楓配線を用いたＣＭＯＳプ
ロセスによるデノ（イスの縦構造を示す図である。 ５４．４３．４２・・・下層金属配線、４１・・・上層
金属配線、４６．５３・・・基板電位固定用の拡散１−
１４７、５２・・・′ｖＩＬ源電圧変電圧変動対策の容
量成分第 １ 図 第２図 石 ３ 図 第４図 第５図 １
を示す図、第２図は従来のレイアウト法を示す図、第３
図は従来のプロセスに於けるデバイスの縦構造を示す図
、第４図は本発明のレイアウト法を示す図、第５図は本
発明Ｖこ適用した２７Ｉｔ金楓配線を用いたＣＭＯＳプ
ロセスによるデノ（イスの縦構造を示す図である。 ５４．４３．４２・・・下層金属配線、４１・・・上層
金属配線、４６．５３・・・基板電位固定用の拡散１−
１４７、５２・・・′ｖＩＬ源電圧変電圧変動対策の容
量成分第 １ 図 第２図 石 ３ 図 第４図 第５図 １
Claims (1)
- 【特許請求の範囲】 １、単位ビット方向に下層金塊配線を用いて電源線、接
地線全レイアワトし、それと直交方向に上層金属配線ケ
用いて制御信号線をレイアウトしたこと全特徴とするＣ
ＭＯＳ演算回路。 ２、電諒線、接地線下に基板コンタクト、ウェルコンタ
クト及び拡散ノーによる容量を構成したこと全特徴とす
るＣＭＯＳ演算回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217757A JPH063827B2 (ja) | 1983-11-21 | 1983-11-21 | Ｃｍｏｓ演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217757A JPH063827B2 (ja) | 1983-11-21 | 1983-11-21 | Ｃｍｏｓ演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60110136A true JPS60110136A (ja) | 1985-06-15 |
| JPH063827B2 JPH063827B2 (ja) | 1994-01-12 |
Family
ID=16709263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58217757A Expired - Lifetime JPH063827B2 (ja) | 1983-11-21 | 1983-11-21 | Ｃｍｏｓ演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063827B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154754A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 半導体集積回路装置 |
| EP0324459A2 (en) * | 1988-01-14 | 1989-07-19 | Fujitsu Limited | Semiconductor integrated circuit having CMOS inverter |
| JPH0462860A (ja) * | 1990-06-25 | 1992-02-27 | Toshiba Corp | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190343A (en) * | 1981-05-20 | 1982-11-22 | Hitachi Ltd | Semiconductor integrated circuit |
-
1983
- 1983-11-21 JP JP58217757A patent/JPH063827B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190343A (en) * | 1981-05-20 | 1982-11-22 | Hitachi Ltd | Semiconductor integrated circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154754A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 半導体集積回路装置 |
| EP0324459A2 (en) * | 1988-01-14 | 1989-07-19 | Fujitsu Limited | Semiconductor integrated circuit having CMOS inverter |
| JPH0462860A (ja) * | 1990-06-25 | 1992-02-27 | Toshiba Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH063827B2 (ja) | 1994-01-12 |
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