KR20050023530A - 액티브를 이용한 반도체 셀의 전원선 레이아웃 - Google Patents

액티브를 이용한 반도체 셀의 전원선 레이아웃 Download PDF

Info

Publication number
KR20050023530A
KR20050023530A KR1020030059826A KR20030059826A KR20050023530A KR 20050023530 A KR20050023530 A KR 20050023530A KR 1020030059826 A KR1020030059826 A KR 1020030059826A KR 20030059826 A KR20030059826 A KR 20030059826A KR 20050023530 A KR20050023530 A KR 20050023530A
Authority
KR
South Korea
Prior art keywords
active region
power supply
active area
supply voltage
line
Prior art date
Application number
KR1020030059826A
Other languages
English (en)
Other versions
KR100532464B1 (ko
Inventor
김용섭
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2003-0059826A priority Critical patent/KR100532464B1/ko
Priority to US10/869,409 priority patent/US20050045916A1/en
Priority to TW093125459A priority patent/TW200509371A/zh
Priority to JP2004249073A priority patent/JP2005079594A/ja
Publication of KR20050023530A publication Critical patent/KR20050023530A/ko
Application granted granted Critical
Publication of KR100532464B1 publication Critical patent/KR100532464B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체 집적회로의 레이아웃은, 반도체 집적회로에 전원 전압을 제공하기 위한 전원전압선을 액티브영역을 이용하여 NMOS 및/또는 PMOS가 형성되는 액티브 영역에 직접 연결시켜 배치되고, 전원전압선 및/또는 접지선이 형성되는 액티브 영역과, NMOS 및/또는 PMOS 트랜지스터가 형성되는 액티브 영역 사이에 다른 액티브 영역이 형성되어 상기 전원전압선 및/또는 접지선이 형성되는 액티브 영역과, 상기 NMOS 및/또는 PMOS 트랜지스터가 형성되는 액티브 영역을 연결시켜 배치된다.

Description

액티브를 이용한 반도체 셀의 전원선 레이아웃 {Power line Layout of semiconductor cell using active area}
본 발명은 반도체 장치의 레이아웃 디자인에 관한 것으로, 구체적으로는, 반도체 집적회로의 레이아웃 설계시 전원전압 및 접지전압을 NMOS 및 PMOS에 연결시켜 형성되는 반도체 집적회로에 관한 것이다.
일반적인 반도체 장치의 라이브러리 셀 레이아웃 (Library Cell Layout)의 설계에 있어서, 신호의 인가를 위해 전원 전압 및 접지 전압이 NMOS 및/또는 PMOS에 직접적으로 인가된다. 즉, 전원전압선과 접지선이 평행하게 배치되고, 그 사이에 PMOS 트랜지스터와 NMOS 트랜지스터가 배치되며, 각 NMOS 및/또는 PMOS를 전원전압과 접지전압에 연결시키기 위해서는 전원전압이 흐르도록 형성된 라인과 접지전압이 연결된 라인과 NMOS 및/또는 PMOS가 형성되는 액티브 영역이 금속으로 연결되는 배치구조를 갖는다. 여기서 액티브 영역이란, 반도체 셀 내에서 MOS 트랜지스터나 전압선이 형성되는 영역을 의미한다.
도 1은 종래의 라이브러리 셀 레이아웃 설계 (Library Cell Layout Design) 방법을 이용한 배치 구조도이다.
도 1을 참조하면, 도 1은 도2에 도시된 NOR 게이트 설계를 위한 셀 레이아웃을 나타낸다. 전원전압을 위한 액티브 영역(142) 상에 전원전압선(100)이 형성된다. 또한, 그라운드 액티브 영역(144)에 접지선(110)이 형성된다. 액티브 영역(142)과 전원전압선(100)을 연결하고, 액티브 영역(144)과 접지선(110)을 연결하기 위해 대응되는 콘택(160 및 162)이 형성된다. 콘택(160 및 162)을 하나 이상 형성하는 이유는 연결의 정확성을 높이기 위해서이다.
또한, 액티브 영역(140)에는 PMOS가 형성되며, 액티브 영역(146)에는 NMOS가 각각 형성된다. 전원전압선(100)과 PMOS 액티브 영역(140)을 가로지르는 전원급전선(130)이 배치된다. 그리고, 이 전원급전선(130)과 액티브 영역(140)을 연결하기 위해 소스 콘택(150)이 사용된다. 따라서, 전원전압선(100)과 PMOS 액티브 영역(140)이 연결된다.
PMOS 액티브 영역(140)과 NMOS 액티브 영역(146)을 연결하기 위한 금속 라인 (136)이 형성된다. 금속 라인(136)과 액티브 영역(140)을 연결하기 위해 드레인 콘택(156)이 형성되고, 금속 라인(136)과 액티브 영역(146)을 연결하기 위해 드레인 콘택 (158)이 형성된다.
PMOS와 NMOS를 가로질러 게이트 전극(120)이 두 개가 형성되고, 그 중앙에 외부 신호와 게이트 전극(120)을 연결하는 게이트 콘택(152_A 및 152_B)이 형성된다.
접지 라인(110)과 접지급전선(132 및 134)은 서로 연결되고 NMOS와의 연결을 위해 소스 콘택(154)이 형성된다.
도 2는 도 1에 도시된 NOR 게이트의 회로도를 나타낸다. 도 1 및 도 2를 참조하면, 게이트(120)를 통해 입력A(Input_A) 및 입력B(Input_B)가 입력되고, 금속선(136)을 통해 출력신호(Output)가 출력된다. 게이트 전극(120)의 신호에 따라 액티브 영역(140) 및 액티브 영역(146)의 좌우측 영역에 전류가 흐르게 되고, 도 2에 도시된 NOR 게이트가 형성된다.
도 1에서와 같은 종래의 레이아웃 설계에서는 금속(130, 132 및 134)과 액티브 영역(140 및 146)을 연결하기 위해 소스 콘택(150 및 154)을 사용하게 된다. 또한, 연결의 정확성을 높이기 위해 둘 이상의 콘택을 사용하여 연결하는 것이 최근 경향이다. 이렇게 되면, 불필요한 콘택의 사용으로 반도체 제조 공정에서 발생할 수 있는 콘택이 실제 위치에서 어긋나게 형성되는 등의 콘택 이슈(Contact issue)에 취약하게 되고, 저항값도 증가하게 된다. 또한, 공간의 부족으로 인해 반도체 셀 내부의 금속 라인의 배치에 제약을 받을 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 불필요한 콘택의 배치를 없애고, 듀얼 비어(Dual Via)에 필요한 금속 라인의 영역 확보가 용이하도록 하는 반도체 셀 레이아웃을 제공하는 것이다.
본 발명의 다른 목적은 불필요한 콘택의 사용을 줄여 반도체 제조 공정에서 발생할 수 있는 콘택트 이슈(Contact issue) 문제를 해결하고, 저항값의 증가를 막는 반도체 셀 레이아웃을 제공하는 것이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의하면, 반도체 집적회로의 레이아웃은, 반도체 집적회로에 전원 전압을 제공하기 위한 전원전압선을 액티브영역을 이용하여 NMOS 및/또는 PMOS가 형성되는 액티브 영역에 직접 연결시켜 배치되고, 전원전압선 및/또는 접지선이 형성되는 액티브 영역과, NMOS 및/또는 PMOS 트랜지스터가 형성되는 액티브 영역 사이에 다른 액티브 영역이 형성되어 상기 전원전압선 및/또는 접지선이 형성되는 액티브 영역과, 상기 NMOS 및/또는 PMOS 트랜지스터가 형성되는 액티브 영역을 연결시켜 배치된다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 반도체 셀 레이아웃을 나타낸 도이다.
도 3을 참조하면, 도 2에 도시된 NOR 게이트의 예를 본 발명의 셀 레이아웃 방법에 따라 나타내었다. 먼저 전원전압선(100)과 접지선(110)이 평행하게 배치되고, 그 사이에 PMOS 트랜지스터와 NMOS 트랜지스터가 형성된다. 전원전압선(100)은 콘택(160)을 통해 액티브(142) 영역과 연결되며, 접지선(110)은 콘택(162)을 통해 액티브(144)와 연결된다.
전원전압선(100)의 액티브 영역(142)과 PMOS 액티브 영역(140) 사이에 이 두 영역을 전기적으로 직접 연결하는 액티브 영역(310)이 형성된다. 또한, 접지선(110)의 액티브 영역(144)과 NMOS 액티브 영역(146) 사이에 이 두 영역을 전기적으로 직접 연결하는 액티브 영역(312 및 314)이 물리적으로 연결된다.
또한, 액티브 영역(140)에는 PMOS가 형성되며, 액티브 영역(146)에는 NMOS가 각각 형성된다. 따라서, 전원전압선(100)과 PMOS 액티브 영역(140)이 액티브(310)를 통해 연결되고, 접지선(110)과 NMOS 액티브 영역(144)이 연결된다.
PMOS 액티브 영역(140)과 NMOS 액티브 영역(146)을 연결하기 위한 금속 라인 (136)이 형성된다. 금속 라인(136)과 액티브 영역(140)을 연결하기 위해 드레인 콘택(156)이 형성되고, 금속 라인(136)과 액티브 영역(146)을 연결하기 위해 드레인 콘택 (158)이 형성된다.
PMOS와 NMOS를 가로질러 게이트 전극(120)이 두 개가 형성되고, 그 중앙에 외부 신호와 게이트 전극(120)을 연결하는 게이트 콘택(152_A 및 152_B)이 형성된다.
즉, 전원전압선(100)에서 흐르는 전류는 콘택(160)을 통해 액티브(142)로 흐른다. 그리고, 상기 전류는 액티브(142)에 직접 연결된 액티브(310)를 통해 액티브(140)로 흘러, PMOS의 드레인 콘택(156)을 통해 금속선(136)으로 흐른다. 그리고 NMOS의 드레인 콘택(158)을 통해 액티브 영역(146)으로 흐르고, 액티브(146)와 직접 연결된 액티브 영역(312 및 314)을 통해 액티브(144)로 흐르게 된다. 또한, 액티브(144)와 연결된 콘택(162)을 통해 접지선(110)으로 최종 흐르게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 셀의 레이아웃에 따르면, 불필요한 메탈 콘택의 사용을 줄일 수 있다. 그 결과, 도 2에 도시된 여유공간 (320 및 322)이 생긴다. 따라서, 이 여유 공간(320 및 322)을 이용하여 금속선의 배치를 하는데 여유로울 수 있게 되는 효과가 발생한다.
또한, 액티브층과 금속선과의 연결을 위한 콘택의 수를 줄일 수 있어, 콘택트 이슈(Contact Issue) 문제를 줄일 수 있게 된다.
도 1은 종래의 라이브러리 셀 레이아웃 설계 (Library Cell Layout Design) 방법을 이용한 배치 구조도이다.
도 2는 도 1에 도시된 NOR 게이트의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 셀 레이아웃을 나타낸 도이다.

Claims (9)

  1. 반도체 집적회로에 있어서,
    MOS 트랜지스터가 형성되는 제1액티브 영역;
    제1전압을 위한 제2액티브 영역;
    상기 제1액티브 영역과 제2액티브 영역을 전기적으로 직접 접속하기 위하여 형성되는 적어도 하나의 제3액티브 영역을 구비하는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 MOS 트랜지스터는 PMOS 또는 NMOS 트랜지스터인 반도체 집적회로.
  3. 제1항에 있어서,
    상기 제1전압은 전원전압 또는 접지전압인 반도체 집적회로.
  4. 반도체 집적회로에 있어서,
    PMOS 트랜지스터가 형성되는 제1액티브 영역;
    전원전압을 위한 제2액티브 영역;
    상기 제1액티브 영역과 제2액티브 영역을 전기적으로 직접 접속하기 위하여 형성되는 적어도 하나의 제3액티브 영역을 구비하는 반도체 집적회로.
  5. 제4항에 있어서,
    NMOS 트랜지스터가 형성되는 제4액티브 영역;
    접지전원을 위한 제5액티브 영역;
    상기 제4액티브 영역과 제5액티브 영역을 전기적으로 직접 접속하기 위하여 형성되는 적어도 하나의 제6액티브 영역을 구비하는 반도체 집적회로.
  6. 제4항에 있어서, 상기 반도체 장치는,
    상기 전원전압을 공급하는 전원전압선;
    상기 전원전압선과 상기 제2액티브 영역을 전기적으로 접속하기 위한 적어도 하나의 제1콘택을 구비하는 반도체 집적회로.
  7. 제5항에 있어서, 상기 반도체 장치는,
    상기 접지전압을 공급하는 접지선;
    상기 접지선과 상기 제5액티브 영역을 전기적으로 접속하기 위한 적어도 하나의 제2콘택을 구비하는 반도체 집적회로.
  8. 제5항에 있어서, 상기 반도체 장치는,
    상기 제1액티브 영역과 상기 제4액티브 영역 상에 형성된 제1금속선;
    상기 제1액티브 영역과 상기 제1금속선을 전기적으로 접속하기 위한 적어도 하나의 제3콘택; 및
    상기 제4액티브 영역과 상기 제1금속선을 전기적으로 접속하기 위한 적어도 하나의 제4콘택을 구비하는 반도체 집적회로.
  9. 제8항에 있어서, 상기 반도체 장치는,
    상기 제1금속선과 평행하게 형성되며, 상기 제1액티브 영역과 상기 제4액티브 영역을 가로질러 형성되어, 상기 제1액티브 영역과 상기 제4액티브 영역을 둘 이상의 영역으로 구분하는 게이트를 구비하는 반도체 집적회로.
KR10-2003-0059826A 2003-08-28 2003-08-28 액티브를 이용한 반도체 셀의 전원선 레이아웃 KR100532464B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2003-0059826A KR100532464B1 (ko) 2003-08-28 2003-08-28 액티브를 이용한 반도체 셀의 전원선 레이아웃
US10/869,409 US20050045916A1 (en) 2003-08-28 2004-06-16 Power voltage line layout of semiconductor cells using active area
TW093125459A TW200509371A (en) 2003-08-28 2004-08-26 Power voltage line layout of semiconductor cells using active area
JP2004249073A JP2005079594A (ja) 2003-08-28 2004-08-27 半導体集積回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0059826A KR100532464B1 (ko) 2003-08-28 2003-08-28 액티브를 이용한 반도체 셀의 전원선 레이아웃

Publications (2)

Publication Number Publication Date
KR20050023530A true KR20050023530A (ko) 2005-03-10
KR100532464B1 KR100532464B1 (ko) 2005-12-01

Family

ID=34214725

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0059826A KR100532464B1 (ko) 2003-08-28 2003-08-28 액티브를 이용한 반도체 셀의 전원선 레이아웃

Country Status (4)

Country Link
US (1) US20050045916A1 (ko)
JP (1) JP2005079594A (ko)
KR (1) KR100532464B1 (ko)
TW (1) TW200509371A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5638760B2 (ja) * 2008-08-19 2014-12-10 ルネサスエレクトロニクス株式会社 半導体装置
US8607172B2 (en) * 2011-10-06 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods of designing the same
US10424574B2 (en) 2017-01-23 2019-09-24 International Business Machines Corporation Standard cell architecture with at least one gate contact over an active area
US11211330B2 (en) 2017-05-01 2021-12-28 Advanced Micro Devices, Inc. Standard cell layout architectures and drawing styles for 5nm and beyond
US11347925B2 (en) * 2017-05-01 2022-05-31 Advanced Micro Devices, Inc. Power grid architecture and optimization with EUV lithography

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62119936A (ja) * 1985-11-19 1987-06-01 Fujitsu Ltd コンプリメンタリ−ｌｓｉチツプ
US5923060A (en) * 1996-09-27 1999-07-13 In-Chip Systems, Inc. Reduced area gate array cell design based on shifted placement of alternate rows of cells
JP3819186B2 (ja) * 1999-09-22 2006-09-06 株式会社東芝 スタンダードセル、半導体集積回路およびそのレイアウト方法
JP2003282880A (ja) * 2002-03-22 2003-10-03 Hitachi Displays Ltd 表示装置
US6803610B2 (en) * 2002-09-30 2004-10-12 Mosaid Technologies Incorporated Optimized memory cell physical arrangement

Also Published As

Publication number Publication date
US20050045916A1 (en) 2005-03-03
TW200509371A (en) 2005-03-01
JP2005079594A (ja) 2005-03-24
KR100532464B1 (ko) 2005-12-01

Similar Documents

Publication Publication Date Title
US7443224B2 (en) Multi-threshold MIS integrated circuit device and circuit design method thereof
US9735775B2 (en) Semiconductor integrated circuit having a switch, an electrically- conductive electrode line and an electrically-conductive virtual line
US10211205B2 (en) Field effect transistor structure for reducing contact resistance
JP2003188361A (ja) ゲートアレイ構造の半導体集積回路
JP2009032788A (ja) 半導体装置
KR100302529B1 (ko) 박막반도체집적회로
KR100532464B1 (ko) 액티브를 이용한 반도체 셀의 전원선 레이아웃
US20150349078A1 (en) Semiconductor with a two-input nor circuit
US10673435B2 (en) Reduction of dynamic switching current in high-speed logic
KR100337925B1 (ko) 반도체 정전기 보호회로
JP2001211064A (ja) 出力回路
US5498897A (en) Transistor layout for semiconductor integrated circuit
KR20050103195A (ko) 유기 전계 효과 트랜지스터 및 집적회로
US20080067551A1 (en) Semiconductor device having pseudo power supply wiring and method of designing the same
CN106876381B (zh) 具有省电特征的集成电路及其形成方法
US11410987B2 (en) Chip and method for manufacturing a chip
JP2004006514A (ja) ゲートアレイ半導体装置の基本セル，ゲートアレイ半導体装置，および，ゲートアレイ半導体装置のレイアウト方法
JP2004006868A (ja) 半導体集積回路装置
JP3068513B2 (ja) 半導体装置、その製造方法
US10418357B2 (en) Protection circuit including a plurality of protection transistors
JPH05235309A (ja) 半導体集積回路
JP3189797B2 (ja) 半導体集積回路の製造方法
JPH07297290A (ja) 半導体集積回路装置
JPH08316323A (ja) 電源配線の形成方法及びそれを用いた回路装置
KR20010056494A (ko) 반도체 메모리 장치의 주변회로 레이아웃 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee