JP2003282880A - 表示装置 - Google Patents
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- H—ELECTRICITY
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- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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Abstract
(57)【要約】
【課題】 Ｐ−ＭＯＳ部とＮ−ＭＯＳ部のスペースを小
さくして高集積化したＣ−ＭＯＳを駆動回路等に具備す
る表示装置を実現する。 【解決手段】 表示装置に具備するＣ−ＭＯＳの製作の
ための露光マスクとしてハーフトーンマスクを用いたセ
ルフアラインＣ−ＭＯＳプロセスを採用する。ハーフト
ーンマスクを用いることにより、Ｐ−ＭＯＳ部２５とＮ
−ＭＯＳ部２６の結合部分に位置合わせが不要となり、
ホト工程数を少なく高集積化できる。
さくして高集積化したＣ−ＭＯＳを駆動回路等に具備す
る表示装置を実現する。 【解決手段】 表示装置に具備するＣ−ＭＯＳの製作の
ための露光マスクとしてハーフトーンマスクを用いたセ
ルフアラインＣ−ＭＯＳプロセスを採用する。ハーフト
ーンマスクを用いることにより、Ｐ−ＭＯＳ部２５とＮ
−ＭＯＳ部２６の結合部分に位置合わせが不要となり、
ホト工程数を少なく高集積化できる。
Description
【０００１】
【発明の属する技術分野】本発明は、表示装置に係り、
特に少ない工程数で高集積化したＣ−ＭＯＳによる薄膜
トランジスタを表示領域のアクティブ素子や、表示領域
を制御する駆動回路に備えた表示装置に関する。
特に少ない工程数で高集積化したＣ−ＭＯＳによる薄膜
トランジスタを表示領域のアクティブ素子や、表示領域
を制御する駆動回路に備えた表示装置に関する。
【０００２】
【従来の技術】液晶や有機ＥＬを用いたフラットパネル
型の表示装置は、高精細化、高速動作に有利なポリシリ
コン薄膜トランジスタ（ｐ−Ｓｉ・ＴＦＴ）を駆動回路
やアクティブ素子として用いる傾向にある。この低温ポ
リシリコン薄膜トランジスタを用いた表示装置では、当
該表示装置の基板周辺に直接に駆動回路を作り込むこと
で外部接続端子数を削減でき、製造コストの低減が実現
できる。
型の表示装置は、高精細化、高速動作に有利なポリシリ
コン薄膜トランジスタ（ｐ−Ｓｉ・ＴＦＴ）を駆動回路
やアクティブ素子として用いる傾向にある。この低温ポ
リシリコン薄膜トランジスタを用いた表示装置では、当
該表示装置の基板周辺に直接に駆動回路を作り込むこと
で外部接続端子数を削減でき、製造コストの低減が実現
できる。
【０００３】
【発明が解決しようとする課題】表示装置の駆動回路に
用いるポリシリコン薄膜トランジスタのうち、特にシフ
トレジスタは低消費電力かつ高速動作の要求からＣ−Ｍ
ＯＳ構成が採用される。このような高集積のＣ−ＭＯＳ
の製作には多くのホトリソグラフィ法またはホトリソグ
ラフィ工程（露光マスクやエッチングを用いたパターニ
ング法または工程、以下、単にホト工程とも略称する）
を要し、表示装置全体の製造コストが高くなる。また、
同時に画素選択用のアクティブ素子にもこのポリシリコ
ン薄膜トランジスタが用いられる。
用いるポリシリコン薄膜トランジスタのうち、特にシフ
トレジスタは低消費電力かつ高速動作の要求からＣ−Ｍ
ＯＳ構成が採用される。このような高集積のＣ−ＭＯＳ
の製作には多くのホトリソグラフィ法またはホトリソグ
ラフィ工程（露光マスクやエッチングを用いたパターニ
ング法または工程、以下、単にホト工程とも略称する）
を要し、表示装置全体の製造コストが高くなる。また、
同時に画素選択用のアクティブ素子にもこのポリシリコ
ン薄膜トランジスタが用いられる。
【０００４】Ｃ−ＭＯＳ構成のポリシリコン薄膜トラン
ジスタでは、Ｐ−ＭＯＳとＮ−ＭＯＳのペアで構成され
る。Ｃ−ＭＯＳを製作する場合、Ｐ−ＭＯＳに隣接して
Ｎ−ＭＯＳを配置するが、Ｐ−ＭＯＳに対してＮ−ＭＯ
Ｓを位置合わせする必要がある。近年、所謂自己整合Ｌ
ＤＤプロセス方式を採用してＮ−ＭＯＳを簡略に製作で
きるようになった。このプロセスを用いることで少ない
ホト工程でＣ−ＭＯＳを製作することができる。
ジスタでは、Ｐ−ＭＯＳとＮ−ＭＯＳのペアで構成され
る。Ｃ−ＭＯＳを製作する場合、Ｐ−ＭＯＳに隣接して
Ｎ−ＭＯＳを配置するが、Ｐ−ＭＯＳに対してＮ−ＭＯ
Ｓを位置合わせする必要がある。近年、所謂自己整合Ｌ
ＤＤプロセス方式を採用してＮ−ＭＯＳを簡略に製作で
きるようになった。このプロセスを用いることで少ない
ホト工程でＣ−ＭＯＳを製作することができる。
【０００５】図９は表示装置に具備する従来のＣ−ＭＯ
Ｓ・ＴＦＴ素子の一例の構成を模式的に示す上面図であ
る。参照符号１３はＰチャンネル部ゲート電極、参照符
号１３’はＮチャンネル部ゲート電極、１７はコンタク
トホール、３１はＮ+ 部、３２はＮ- 部、３４はＰ
+ 部、２５はＰチャンネル部、２６はＮチャンネル部で
ある。Ｃ−ＭＯＳ・ＴＦＴ素子回路は、Ｐ+ 部３４を有
するＰチャンネル部２５と、Ｎ+ 部３１とＮ- 部３２を
有するＮチャンネル部２６からなる。Ｐチャンネル部２
５のゲート電極１３とＮチャンネル部２６のゲート電極
１３’は両者が接続する部分で位置合わせ部分３５を有
している。
Ｓ・ＴＦＴ素子の一例の構成を模式的に示す上面図であ
る。参照符号１３はＰチャンネル部ゲート電極、参照符
号１３’はＮチャンネル部ゲート電極、１７はコンタク
トホール、３１はＮ+ 部、３２はＮ- 部、３４はＰ
+ 部、２５はＰチャンネル部、２６はＮチャンネル部で
ある。Ｃ−ＭＯＳ・ＴＦＴ素子回路は、Ｐ+ 部３４を有
するＰチャンネル部２５と、Ｎ+ 部３１とＮ- 部３２を
有するＮチャンネル部２６からなる。Ｐチャンネル部２
５のゲート電極１３とＮチャンネル部２６のゲート電極
１３’は両者が接続する部分で位置合わせ部分３５を有
している。
【０００６】しかし、このプロセスを用いてＣ−ＭＯＳ
を製作する場合、Ｐ−ＭＯＳとＮ−ＭＯＳの結合部分の
位置合わせのためのスペースが非常に大きくなり、高集
積化は困難となる。そのため、高精細、高速駆動の表示
装置を実現することが難しい。
を製作する場合、Ｐ−ＭＯＳとＮ−ＭＯＳの結合部分の
位置合わせのためのスペースが非常に大きくなり、高集
積化は困難となる。そのため、高精細、高速駆動の表示
装置を実現することが難しい。
【０００７】本発明の目的は、Ｐ−ＭＯＳ部とＮ−ＭＯ
Ｓ部との結合部分のスペースを小さくしたＣ−ＭＯＳを
駆動回路等に具備した表示装置を実現することにある。
Ｓ部との結合部分のスペースを小さくしたＣ−ＭＯＳを
駆動回路等に具備した表示装置を実現することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、表示装置に具備するＣ−ＭＯＳを、その
製作のための露光マスクとしてハーフ露光マスク（ハー
フトーンマスク）を用いたセルフアラインＣ−ＭＯＳプ
ロセスを採用して高集積化した。ハーフトーンマスクを
用いることにより、ホト工程数が低減し、Ｐ−ＭＯＳ部
とＮ−ＭＯＳ部の結合部分に位置合わせが不要となり、
高精細、高速駆動の表示装置が実現できる。本発明の表
示装置の構成についての代表的な構成を記述すれば以下
のとおりである。
め、本発明は、表示装置に具備するＣ−ＭＯＳを、その
製作のための露光マスクとしてハーフ露光マスク（ハー
フトーンマスク）を用いたセルフアラインＣ−ＭＯＳプ
ロセスを採用して高集積化した。ハーフトーンマスクを
用いることにより、ホト工程数が低減し、Ｐ−ＭＯＳ部
とＮ−ＭＯＳ部の結合部分に位置合わせが不要となり、
高精細、高速駆動の表示装置が実現できる。本発明の表
示装置の構成についての代表的な構成を記述すれば以下
のとおりである。
【０００９】（１）、Ｐチャンネル部のゲート電極とＮ
チャンネル部のゲート電極の幅に差異を有することを特
徴とするＣ−ＭＯＳ薄膜トランジスタを備えた薄膜トラ
ンジスタ基板を有する。
チャンネル部のゲート電極の幅に差異を有することを特
徴とするＣ−ＭＯＳ薄膜トランジスタを備えた薄膜トラ
ンジスタ基板を有する。
【００１０】（２）、（１）における前記差異が前記Ｐ
チャンネル部のゲート電極とＮチャンネル部のゲート電
極の幅方向で等しい。
チャンネル部のゲート電極とＮチャンネル部のゲート電
極の幅方向で等しい。
【００１１】（３）、（１）または（２）における前記
Ｐチャンネル部にＰ+ 半導体領域とＮ - ドーピング領域
が存在する。
Ｐチャンネル部にＰ+ 半導体領域とＮ - ドーピング領域
が存在する。
【００１２】（４）、（３）における前記Ｐチャンネル
部を構成するＰ+ 半導体領域におけるＰ+ ドーピング原
子の濃度は１０15ｃｍ-2程度、Ｎ- ドーピング領域にお
けるＮ - ドーピング原子の濃度は１０13ｃｍ-2程度であ
る。
部を構成するＰ+ 半導体領域におけるＰ+ ドーピング原
子の濃度は１０15ｃｍ-2程度、Ｎ- ドーピング領域にお
けるＮ - ドーピング原子の濃度は１０13ｃｍ-2程度であ
る。
【００１３】（５）（１）または（２）における前記Ｐ
+ 半導体領域に不純物としてＮ- ドーピング原子を含
む。
+ 半導体領域に不純物としてＮ- ドーピング原子を含
む。
【００１４】上記本発明の各構成としたことにより、Ｐ
−ＭＯＳ部とＮ−ＭＯＳ部のスペースを小さくしたＣ−
ＭＯＳを駆動回路等に具備した表示装置を実現すること
ができる。
−ＭＯＳ部とＮ−ＭＯＳ部のスペースを小さくしたＣ−
ＭＯＳを駆動回路等に具備した表示装置を実現すること
ができる。
【００１５】なお、本発明は、上記構成および後述する
実施例の構成に限定されるものではなく、本発明の技術
思想の範囲内で種々の変更が可能であることは言うまで
もない。
実施例の構成に限定されるものではなく、本発明の技術
思想の範囲内で種々の変更が可能であることは言うまで
もない。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につ
き、実施例の図面を参照して詳細に説明する。なお、以
下では、本発明の表示装置を構成する薄膜トランジスタ
基板についてのみを説明するが、表示装置が液晶表示装
置である場合は当該薄膜トランジスタ基板に液晶を介し
て対向基板を貼り合わせて構成される。また、有機ＥＬ
表示装置とする場合は当該薄膜トランジスタ基板で選択
される画素電極に有機ＥＬ層を塗布すると共に画素電極
とで上記有機ＥＬ層を挟む対向電極を設けて構成され
る。
き、実施例の図面を参照して詳細に説明する。なお、以
下では、本発明の表示装置を構成する薄膜トランジスタ
基板についてのみを説明するが、表示装置が液晶表示装
置である場合は当該薄膜トランジスタ基板に液晶を介し
て対向基板を貼り合わせて構成される。また、有機ＥＬ
表示装置とする場合は当該薄膜トランジスタ基板で選択
される画素電極に有機ＥＬ層を塗布すると共に画素電極
とで上記有機ＥＬ層を挟む対向電極を設けて構成され
る。
【００１７】図１は本発明による表示装置に具備するＣ
−ＭＯＳ・ＴＦＴ素子の構成を模式的に示す上面図であ
る。また、図２は図１のＡ部分の拡大図である。参照符
号１１はＮ+ 部、１３はＰチャンネル部ゲート電極、１
３’はＮチャンネル部ゲート電極、１４はＮ- 部、１５
はＰ+ 部、１７はコンタクトホール、２５はＰチャンネ
ル部、２６はＮチャンネル部である。Ｃ−ＭＯＳ・ＴＦ
Ｔ素子回路は、Ｎ- 部１４とＰ+ 部１５を有するＰチャ
ンネル部２５と、Ｎ+ 部１１、Ｎ- 部１４を有するＮチ
ャンネル部２６からなる。Ｐチャンネル部２５のゲート
電極１３とＮチャンネル部２６のゲート電極１３’はＡ
部分で接続している。
−ＭＯＳ・ＴＦＴ素子の構成を模式的に示す上面図であ
る。また、図２は図１のＡ部分の拡大図である。参照符
号１１はＮ+ 部、１３はＰチャンネル部ゲート電極、１
３’はＮチャンネル部ゲート電極、１４はＮ- 部、１５
はＰ+ 部、１７はコンタクトホール、２５はＰチャンネ
ル部、２６はＮチャンネル部である。Ｃ−ＭＯＳ・ＴＦ
Ｔ素子回路は、Ｎ- 部１４とＰ+ 部１５を有するＰチャ
ンネル部２５と、Ｎ+ 部１１、Ｎ- 部１４を有するＮチ
ャンネル部２６からなる。Ｐチャンネル部２５のゲート
電極１３とＮチャンネル部２６のゲート電極１３’はＡ
部分で接続している。
【００１８】図２に拡大して示したように、Ｐチャンネ
ル部２５とＮチャンネル部２６の接続部において、Ｐチ
ャンネル部２５のゲート電極１３とＮチャンネル部２６
のゲート電極１３’の幅に寸法変動ΔＳを有する。特に
制限されないが、Ｐチャンネル部のゲート電極の幅に比
べてＮチャンネル部のゲート電極の幅の方が狭くなり、
図中上下のＰチャンネル部のゲート電極とＮチャンネル
部のゲート電極との寸法変動ΔＳは同一である。
ル部２５とＮチャンネル部２６の接続部において、Ｐチ
ャンネル部２５のゲート電極１３とＮチャンネル部２６
のゲート電極１３’の幅に寸法変動ΔＳを有する。特に
制限されないが、Ｐチャンネル部のゲート電極の幅に比
べてＮチャンネル部のゲート電極の幅の方が狭くなり、
図中上下のＰチャンネル部のゲート電極とＮチャンネル
部のゲート電極との寸法変動ΔＳは同一である。
【００１９】本実施例のＣ−ＭＯＳ・ＴＦＴ素子はセル
フアラインＣ−ＭＯＳプロセスを採用して製作したこと
で、そのＰチャンネル部２５とＮチャンネル部２６の結
合部分に位置合わせのためのスペースを有しない。した
がって、Ｃ−ＭＯＳ・ＴＦＴ素子の全体スペースサイズ
は位置合わせのためのスペースを有するものに比べて大
幅に低減されている。
フアラインＣ−ＭＯＳプロセスを採用して製作したこと
で、そのＰチャンネル部２５とＮチャンネル部２６の結
合部分に位置合わせのためのスペースを有しない。した
がって、Ｃ−ＭＯＳ・ＴＦＴ素子の全体スペースサイズ
は位置合わせのためのスペースを有するものに比べて大
幅に低減されている。
【００２０】次に、本発明による表示装置におけるＣ−
ＭＯＳ・ＴＦＴの製作プロセスの実施例を説明する。な
お、以下では、本発明の効果を説明するために従来のＣ
−ＭＯＳ・ＴＦＴの製作プロセスの例も説明する。
ＭＯＳ・ＴＦＴの製作プロセスの実施例を説明する。な
お、以下では、本発明の効果を説明するために従来のＣ
−ＭＯＳ・ＴＦＴの製作プロセスの例も説明する。
【００２１】図３は本発明のＣ−ＭＯＳ・ＴＦＴの製作
に用いるハーフ露光マスクの基本的構成を説明する模式
図である。ハーフトーンマスクとも称するハーフ露光マ
スク４０の構成材はクロムを好適とし、光を完全に透過
する透光部４１、光を完全に遮断する不透光部４２およ
び光を部分的に透過するハーフ透光部４３からなる。ハ
ーフ透光部４３は、この例では不透光部であるブリッジ
４２ａを介して連続する多数の平行配置されたスリット
４３ａで形成している。この例では、不透光部４２に対
して垂直にスリット４３ａがあるが、不透光部４２に平
行にスリットを設けたハーフ露光マスクでも同様の効果
が得られる。また、不連続スリットや円形孔、その他の
開孔で形成することもできる。何れの開孔で形成したハ
ーフ透光部４３であっても、当該開孔部と不透光部は露
光光の解像度限界以下に配置される。なお、言うまでも
なく本発明で用いるハーフ露光マスク４０は、Ｃ−ＭＯ
Ｓ・ＴＦＴのパターンに対応した透光部４１と不透光部
４２およびハーフ透光部４３を有する。
に用いるハーフ露光マスクの基本的構成を説明する模式
図である。ハーフトーンマスクとも称するハーフ露光マ
スク４０の構成材はクロムを好適とし、光を完全に透過
する透光部４１、光を完全に遮断する不透光部４２およ
び光を部分的に透過するハーフ透光部４３からなる。ハ
ーフ透光部４３は、この例では不透光部であるブリッジ
４２ａを介して連続する多数の平行配置されたスリット
４３ａで形成している。この例では、不透光部４２に対
して垂直にスリット４３ａがあるが、不透光部４２に平
行にスリットを設けたハーフ露光マスクでも同様の効果
が得られる。また、不連続スリットや円形孔、その他の
開孔で形成することもできる。何れの開孔で形成したハ
ーフ透光部４３であっても、当該開孔部と不透光部は露
光光の解像度限界以下に配置される。なお、言うまでも
なく本発明で用いるハーフ露光マスク４０は、Ｃ−ＭＯ
Ｓ・ＴＦＴのパターンに対応した透光部４１と不透光部
４２およびハーフ透光部４３を有する。
【００２２】したがって、図３に示したハーフ露光マス
ク４０のハーフ透光部４３は平行スリット４３ａとブリ
ッジ４２ａの配列が解像度限界以下とされている。この
ハーフ露光マスク４０を用いることにより、後述するホ
ト工程の露光プロセスでは、透光部４１で露光されたレ
ジスト部分には所定の光エネルギーが照射され、ハーフ
透光部４３で露光されたレジスト部分は上記所定の光エ
ネルギー未満で照射される。したがって、ネガティブレ
ジストを用いた場合は透光部４１で露光された部分の架
橋反応が当該レジストの下層まで進行し、ハーフ透光部
４３で露光された部分の架橋反応は表面近傍で止まるこ
とになる。ポジティブレジストの場合はこの逆となる。
ク４０のハーフ透光部４３は平行スリット４３ａとブリ
ッジ４２ａの配列が解像度限界以下とされている。この
ハーフ露光マスク４０を用いることにより、後述するホ
ト工程の露光プロセスでは、透光部４１で露光されたレ
ジスト部分には所定の光エネルギーが照射され、ハーフ
透光部４３で露光されたレジスト部分は上記所定の光エ
ネルギー未満で照射される。したがって、ネガティブレ
ジストを用いた場合は透光部４１で露光された部分の架
橋反応が当該レジストの下層まで進行し、ハーフ透光部
４３で露光された部分の架橋反応は表面近傍で止まるこ
とになる。ポジティブレジストの場合はこの逆となる。
【００２３】図４と図５は本発明の一実施例を説明する
Ｃ−ＭＯＳの製作プロセス図である。ここでは、各プロ
セスにおける図１に示したＢ−Ｂ’線でのＣ−ＭＯＳ断
面で示す。まず、ガラス基板１上に酸化ケイ素（Ｓｉ
Ｏ）、窒化ケイ素（ＳｉＮ）積層からなる絶縁層２を成
膜して、アモルファスシリコン（ａ−Ｓｉ）層３を成膜
する。次いで、脱水素処理およびエキシマレーザーアニ
ール（ＥＬＡ）を施すことによりアモルファスシリコン
層３をポリシリコン（ｐ−Ｓｉ）化する（プロセスＰ−
１、以下単にＰ−１と表記する）。
Ｃ−ＭＯＳの製作プロセス図である。ここでは、各プロ
セスにおける図１に示したＢ−Ｂ’線でのＣ−ＭＯＳ断
面で示す。まず、ガラス基板１上に酸化ケイ素（Ｓｉ
Ｏ）、窒化ケイ素（ＳｉＮ）積層からなる絶縁層２を成
膜して、アモルファスシリコン（ａ−Ｓｉ）層３を成膜
する。次いで、脱水素処理およびエキシマレーザーアニ
ール（ＥＬＡ）を施すことによりアモルファスシリコン
層３をポリシリコン（ｐ−Ｓｉ）化する（プロセスＰ−
１、以下単にＰ−１と表記する）。
【００２４】レジストを塗布し、ホト工程でＳｉアイラ
ンドのレジストパターンを形成した後、ドライエッチン
グしてＳｉアイランド４を形成する。次いで、残留レジ
ストを除去する。レジストは図示していない（Ｐ−
２）。以下、「エッチング」を単に「エッチ」と略称す
る場合もある。
ンドのレジストパターンを形成した後、ドライエッチン
グしてＳｉアイランド４を形成する。次いで、残留レジ
ストを除去する。レジストは図示していない（Ｐ−
２）。以下、「エッチング」を単に「エッチ」と略称す
る場合もある。
【００２５】Ｓｉアイランド４の上層に酸化ケイ素（Ｓ
ｉＯ）からなるゲート絶縁層５をＣＶＤ法により成膜す
る。次いで、Ｎ型のしきい値制御のため第１回目イオン
打ち込み（Ｅインプラ１処理）によりリン（Ｐ）をドー
ピングしてＮ−ＭＯＳ用Ｓｉアイランド６を形成する
（Ｐ−３）。なお、以下では、「インプランテーショ
ン」を「インプラ」と略称する場合もある。
ｉＯ）からなるゲート絶縁層５をＣＶＤ法により成膜す
る。次いで、Ｎ型のしきい値制御のため第１回目イオン
打ち込み（Ｅインプラ１処理）によりリン（Ｐ）をドー
ピングしてＮ−ＭＯＳ用Ｓｉアイランド６を形成する
（Ｐ−３）。なお、以下では、「インプランテーショ
ン」を「インプラ」と略称する場合もある。
【００２６】ホト工程によりＰ−ＭＯＳ用Ｓｉアイラン
ド７部以外をレジスト９０で覆う。Ｐ型のしきい値制御
のため第２回目イオン打ち込み（Ｅインプラ２処理）に
よりＰ−ＭＯＳ用Ｓｉアイランド７部にホウ素をドーピ
ングしてＰ−ＭＯＳ用Ｓｉアイランド７を形成する（Ｐ
−４）。
ド７部以外をレジスト９０で覆う。Ｐ型のしきい値制御
のため第２回目イオン打ち込み（Ｅインプラ２処理）に
よりＰ−ＭＯＳ用Ｓｉアイランド７部にホウ素をドーピ
ングしてＰ−ＭＯＳ用Ｓｉアイランド７を形成する（Ｐ
−４）。
【００２７】レジスト９０を除去した後、ラピッドサー
マルアニール（ＲＴＡ）することによりゲート絶縁層５
を焼き締めて、Ｅインプラ１処理およびＥインプラ２処
理により結晶化状態が崩れたＮ−ＭＯＳ用Ｓｉアイラン
ド６およびＰ−ＭＯＳ用Ｓｉアイランド７を結晶化する
（Ｐ−５）。
マルアニール（ＲＴＡ）することによりゲート絶縁層５
を焼き締めて、Ｅインプラ１処理およびＥインプラ２処
理により結晶化状態が崩れたＮ−ＭＯＳ用Ｓｉアイラン
ド６およびＰ−ＭＯＳ用Ｓｉアイランド７を結晶化する
（Ｐ−５）。
【００２８】モリブデン−２０ｗｔ％タングステン合金
（Ｍｏ−２０ｗｔ％Ｗ）からなるゲートメタル層８をス
パッタリング法により成膜する。次いで図３で説明した
ハーフ露光マスクを用いてハーフ露光レジスト９，９’
のパターンをホトリソグラフィ法により形成する（Ｐ−
６）。ここでは、ハーフ透光部４３で露光されたハーフ
露光レジスト９のパターンは露光マスクの不透光部での
レジスト厚より薄くなっている様子を凸形状で示してい
る。すなわち、凸形状の肩部分がハーフ露光領域であ
り、他の部分よりも薄くなったレジストである。９’は
ハーフ露光領域を有しない部分である。
（Ｍｏ−２０ｗｔ％Ｗ）からなるゲートメタル層８をス
パッタリング法により成膜する。次いで図３で説明した
ハーフ露光マスクを用いてハーフ露光レジスト９，９’
のパターンをホトリソグラフィ法により形成する（Ｐ−
６）。ここでは、ハーフ透光部４３で露光されたハーフ
露光レジスト９のパターンは露光マスクの不透光部での
レジスト厚より薄くなっている様子を凸形状で示してい
る。すなわち、凸形状の肩部分がハーフ露光領域であ
り、他の部分よりも薄くなったレジストである。９’は
ハーフ露光領域を有しない部分である。
【００２９】リン酸、硝酸、酢酸およびフッ化アンモニ
ウムを添加した水溶液からなるエッチング液でシャワー
エッチング法を用いてゲートメタル層８をウェットエッ
チングする。この際、エッチングによるゲートメタル層
８の片側後退量を０．６μｍ〜１．２μｍでサイドエッ
チングして自己整合ＬＤＤ用ゲート電極１０を形成する
（Ｐ−７）。
ウムを添加した水溶液からなるエッチング液でシャワー
エッチング法を用いてゲートメタル層８をウェットエッ
チングする。この際、エッチングによるゲートメタル層
８の片側後退量を０．６μｍ〜１．２μｍでサイドエッ
チングして自己整合ＬＤＤ用ゲート電極１０を形成する
（Ｐ−７）。
【００３０】リンを３×１０15ｃｍ-2程度インプラ処理
によりＮ−ＭＯＳ用Ｓｉアイランド６にドーピングして
Ｎ+ 部１１を形成する（Ｐ−８）。Ｎ−ＭＯＳ用Ｓｉア
イランド６の両側にリンがドーピングされた部分を符号
１１を付して区画して示す。
によりＮ−ＭＯＳ用Ｓｉアイランド６にドーピングして
Ｎ+ 部１１を形成する（Ｐ−８）。Ｎ−ＭＯＳ用Ｓｉア
イランド６の両側にリンがドーピングされた部分を符号
１１を付して区画して示す。
【００３１】レジスト９で膜厚が他の部分より薄いハー
フ露光領域をアッシング除去してＰチャンネル部ゲート
電極レジストパターン１２およびＮチャンネル部ゲート
電極レジストパターン１２' を形成する（Ｐ−９）。こ
の際、Ｐチャンネル部ゲート電極レジストパターン１２
とＮチャンネル部ゲート電極レジストパターン１２'に
はレジスト幅寸法に違いが生じる。
フ露光領域をアッシング除去してＰチャンネル部ゲート
電極レジストパターン１２およびＮチャンネル部ゲート
電極レジストパターン１２' を形成する（Ｐ−９）。こ
の際、Ｐチャンネル部ゲート電極レジストパターン１２
とＮチャンネル部ゲート電極レジストパターン１２'に
はレジスト幅寸法に違いが生じる。
【００３２】レジストアッシングは等方的なものである
ので、レジスト９、９’はゲート配線中心軸を対称にレ
ジスト幅が縮小する。また、レジスト９はレジスト９’
と違いハーフ露光領域を有するので、レジスト幅縮小の
開始が遅れる。よって、Ｐチャンネル部ゲート電極レジ
ストパターン１２とＮチャンネル部ゲート電極レジスト
パターン１２’にはゲート配線中心軸に対称なレジスト
幅寸法の違いを生じる。
ので、レジスト９、９’はゲート配線中心軸を対称にレ
ジスト幅が縮小する。また、レジスト９はレジスト９’
と違いハーフ露光領域を有するので、レジスト幅縮小の
開始が遅れる。よって、Ｐチャンネル部ゲート電極レジ
ストパターン１２とＮチャンネル部ゲート電極レジスト
パターン１２’にはゲート配線中心軸に対称なレジスト
幅寸法の違いを生じる。
【００３３】リン酸、硝酸、酢酸およびフッ化アンモニ
ウムを添加した水溶液でウェットエッチングしてＰチャ
ンネル部ゲート電極１３およびＮチャンネル部ゲート電
極１３' を形成する（Ｐ−１０）。この際、Ｎチャンネ
ル部のゲート電極１３' にサイドエッチが入らないよう
なウェットエッチングを実施する。ウェットエッチング
法に代えてドライエッチング法を用いてサイドエッチ量
をゼロにしても良い。
ウムを添加した水溶液でウェットエッチングしてＰチャ
ンネル部ゲート電極１３およびＮチャンネル部ゲート電
極１３' を形成する（Ｐ−１０）。この際、Ｎチャンネ
ル部のゲート電極１３' にサイドエッチが入らないよう
なウェットエッチングを実施する。ウェットエッチング
法に代えてドライエッチング法を用いてサイドエッチ量
をゼロにしても良い。
【００３４】上記したように、Ｐチャンネル部ゲート電
極レジストパターン１２とＮチャンネル部ゲート電極レ
ジストパターン１２' の幅寸法に違いがあるので、図１
のＣ−ＭＯＳ素子上面図および図２に示した通りＰチャ
ンネル部ゲート電極１３とＮチャンネル部ゲート電極１
３' の幅寸法にはΔＳの違いを生じる。この幅寸法の違
いΔＳは当該両ゲート電極の幅方向両側で等しい。
極レジストパターン１２とＮチャンネル部ゲート電極レ
ジストパターン１２' の幅寸法に違いがあるので、図１
のＣ−ＭＯＳ素子上面図および図２に示した通りＰチャ
ンネル部ゲート電極１３とＮチャンネル部ゲート電極１
３' の幅寸法にはΔＳの違いを生じる。この幅寸法の違
いΔＳは当該両ゲート電極の幅方向両側で等しい。
【００３５】３×１０13ｃｍ-2程度インプラ処理により
リンをドーピングしてＮチャンネルＮ- 部１４を形成す
る。その際、Ｐチャンネル領域にもＮ- 部１４' が同時
に形成されることになる（Ｐ−１１）。リンがドーピン
グされた部分を符号１４、１４' を付して区画して示
す。レジストをアッシングして除去する（Ｐ−１２）。
リンをドーピングしてＮチャンネルＮ- 部１４を形成す
る。その際、Ｐチャンネル領域にもＮ- 部１４' が同時
に形成されることになる（Ｐ−１１）。リンがドーピン
グされた部分を符号１４、１４' を付して区画して示
す。レジストをアッシングして除去する（Ｐ−１２）。
【００３６】ホトリソグラフィ法によりＰ−ＭＯＳ用Ｓ
ｉアイランド７以外をレジストで覆う（Ｐ−１３）。
ｉアイランド７以外をレジストで覆う（Ｐ−１３）。
【００３７】ホウ（Ｂｒ）素を１０15ｃｍ-2程度リバー
スインプラ処理によりＰ−ＭＯＳ用Ｓｉアイランド７に
ドーピングする。この処理によりＰチャンネル領域のＮ
- 部１４' をＰ+ 部１５に改質する（Ｐ−１４）。この
ためＰ+ 部１５には既にドーピングされているリンが３
×１０13ｃｍ-2程度存在する。Ｐ+ 部に改質されたホウ
素のドーピング領域を符号１５を付して示す。レジスト
９０をアッシング処理により除去する（Ｐ−１５）。
スインプラ処理によりＰ−ＭＯＳ用Ｓｉアイランド７に
ドーピングする。この処理によりＰチャンネル領域のＮ
- 部１４' をＰ+ 部１５に改質する（Ｐ−１４）。この
ためＰ+ 部１５には既にドーピングされているリンが３
×１０13ｃｍ-2程度存在する。Ｐ+ 部に改質されたホウ
素のドーピング領域を符号１５を付して示す。レジスト
９０をアッシング処理により除去する（Ｐ−１５）。
【００３８】以上のインプラにより、Ｐチャンネル部２
５はＰ+ ポリシリコン半導体層とＮ - 部が存在する構造
となる。そして、上記のインプラによるＰチャンネル部
を構成するＰ+ ポリシリコン半導体層におけるＰ+ ドー
ピング原子の濃度は１０15ｃｍ-2程度、Ｎ- 部における
Ｎ- ドーピング原子の濃度は１０13ｃｍ-2程度である。
５はＰ+ ポリシリコン半導体層とＮ - 部が存在する構造
となる。そして、上記のインプラによるＰチャンネル部
を構成するＰ+ ポリシリコン半導体層におけるＰ+ ドー
ピング原子の濃度は１０15ｃｍ-2程度、Ｎ- 部における
Ｎ- ドーピング原子の濃度は１０13ｃｍ-2程度である。
【００３９】ＳｉＯからなる層間絶縁膜１６をＣＶＤ法
により成膜する（Ｐ−１６）。次いで、ファーネスアニ
ール（ＦＡ）およびラピッドサーマルアニール（ＲＴ
Ａ）してインプラ処理によりダメージを受けたゲート絶
縁層５を焼き締め、Ｎ−ＭＯＳ用Ｓｉアイランド６およ
びＰ−ＭＯＳ用Ｓｉアイランド７を活性化する。
により成膜する（Ｐ−１６）。次いで、ファーネスアニ
ール（ＦＡ）およびラピッドサーマルアニール（ＲＴ
Ａ）してインプラ処理によりダメージを受けたゲート絶
縁層５を焼き締め、Ｎ−ＭＯＳ用Ｓｉアイランド６およ
びＰ−ＭＯＳ用Ｓｉアイランド７を活性化する。
【００４０】層間絶縁膜１６を覆って図示しないレジス
トを塗布し、Ｎ−ＭＯＳ用Ｓｉアイランド６およびＰ−
ＭＯＳ用Ｓｉアイランド７とのコンタクトホール１７の
レジストパターンをホトリソグラフィ法で形成した後、
フッ化水素、フッ化アンモニウムを添加した水溶液から
なるエッチング液でシャワーエッチング法を用い、層間
絶縁膜１６および５をウェットエッチングしてコンタク
トホール１７を形成する（Ｐ−１７）。次いでレジスト
を除去する。
トを塗布し、Ｎ−ＭＯＳ用Ｓｉアイランド６およびＰ−
ＭＯＳ用Ｓｉアイランド７とのコンタクトホール１７の
レジストパターンをホトリソグラフィ法で形成した後、
フッ化水素、フッ化アンモニウムを添加した水溶液から
なるエッチング液でシャワーエッチング法を用い、層間
絶縁膜１６および５をウェットエッチングしてコンタク
トホール１７を形成する（Ｐ−１７）。次いでレジスト
を除去する。
【００４１】Ｓｉに対するバリアとしてのチタン（Ｔ
ｉ）、ソース・ドレイン配線としてのアルミニウム−シ
リコン合金（Ａｌ−Ｓｉ）およびキャップとしてのＴｉ
をスパッタリング法により積層してソース・ドレイン層
１８を形成する（Ｐ−１８）。
ｉ）、ソース・ドレイン配線としてのアルミニウム−シ
リコン合金（Ａｌ−Ｓｉ）およびキャップとしてのＴｉ
をスパッタリング法により積層してソース・ドレイン層
１８を形成する（Ｐ−１８）。
【００４２】ソース・ドレイン層１８を覆って図示しな
いレジストを塗布し、ソース・ドレイン配線のレジスト
パターンをホトリソグラフィ法で形成した後、ドライエ
ッチングしてソース・ドレイン配線１９を形成する（Ｐ
−１９）。次いでレジストを除去する。
いレジストを塗布し、ソース・ドレイン配線のレジスト
パターンをホトリソグラフィ法で形成した後、ドライエ
ッチングしてソース・ドレイン配線１９を形成する（Ｐ
−１９）。次いでレジストを除去する。
【００４３】ＣＶＤ法により窒化ケイ素（ＳｉＮ）から
なるパッシベーション層２０を形成する（Ｐ−２０）。
次いで、水素アニールしてＳｉ膜中及び界面の欠陥準位
を終端化する。
なるパッシベーション層２０を形成する（Ｐ−２０）。
次いで、水素アニールしてＳｉ膜中及び界面の欠陥準位
を終端化する。
【００４４】パッシベーション層２０の上に感光材を含
有するアクリル系樹脂を成膜し、スルーホールパターン
２２’をホト工程で形成した有機絶縁層２１を形成する
（Ｐ−２１）。
有するアクリル系樹脂を成膜し、スルーホールパターン
２２’をホト工程で形成した有機絶縁層２１を形成する
（Ｐ−２１）。
【００４５】有機絶縁層２１のスルーホールパターン２
２’をマスクとして用い、パッシベーション層２０をド
ライエッチングしてスルーホール２２を形成する（Ｐ−
２２）。
２’をマスクとして用い、パッシベーション層２０をド
ライエッチングしてスルーホール２２を形成する（Ｐ−
２２）。
【００４６】スパッタリング中に少量の水を添加して室
温成膜することにより有機絶縁層２１を覆ってアモルフ
ァスＩＴＯを成膜する。次いで、このアモルファスＩＴ
Ｏの上に図示しないレジストを塗布し、画素電極のレジ
ストパターンをホト工程法で形成した後、３％蓚酸をエ
ッチング液として用いてアモルファスＩＴＯをウェット
エッチングして画素電極２３を形成する（Ｐ−２３）。
その後レジストを除去する。
温成膜することにより有機絶縁層２１を覆ってアモルフ
ァスＩＴＯを成膜する。次いで、このアモルファスＩＴ
Ｏの上に図示しないレジストを塗布し、画素電極のレジ
ストパターンをホト工程法で形成した後、３％蓚酸をエ
ッチング液として用いてアモルファスＩＴＯをウェット
エッチングして画素電極２３を形成する（Ｐ−２３）。
その後レジストを除去する。
【００４７】このプロセスを採用することにより、８回
のホトリソグラフィ工程によりＣ−ＭＯＳ回路を搭載し
た液晶パネル用あるいは有機ＬＥＤ用、その他のパネル
型表示装置用のＴＦＴ基板を作製できるので、コストの
大幅低減が可能である。更に、Ｎ−ＭＯＳとＰ−ＭＯＳ
を自己整合（セルフアライン）プロセスにより形成する
ため、Ｃ−ＭＯＳ回路の高集積化が可能である。
のホトリソグラフィ工程によりＣ−ＭＯＳ回路を搭載し
た液晶パネル用あるいは有機ＬＥＤ用、その他のパネル
型表示装置用のＴＦＴ基板を作製できるので、コストの
大幅低減が可能である。更に、Ｎ−ＭＯＳとＰ−ＭＯＳ
を自己整合（セルフアライン）プロセスにより形成する
ため、Ｃ−ＭＯＳ回路の高集積化が可能である。
【００４８】そして、このＴＦＴ基板にカラーフィルタ
基板を貼り合わせ、貼り合わせ間隙に液晶を封止して液
晶表示装置を構成する。また、このＴＦＴ基板の画素電
極に有機ＥＬ（ＯＬＥＤ）物質を塗布し、さらにその上
に対向電極を配置して有機ＬＥＤ表示装置を構成する。
本発明のＴＦＴ基板は他の形式のアクティブマトリクス
型表示装置のＴＦＴ基板にも同様に適用できる。
基板を貼り合わせ、貼り合わせ間隙に液晶を封止して液
晶表示装置を構成する。また、このＴＦＴ基板の画素電
極に有機ＥＬ（ＯＬＥＤ）物質を塗布し、さらにその上
に対向電極を配置して有機ＬＥＤ表示装置を構成する。
本発明のＴＦＴ基板は他の形式のアクティブマトリクス
型表示装置のＴＦＴ基板にも同様に適用できる。
【００４９】ところで、従来のＣ−ＭＯＳの製作プロセ
スを後述するように、また前記図９でも説明したよう
に、露光マスク合わせによりＮ−ＭＯＳとＰ−ＭＯＳを
形成する場合、マスクズレを考慮した合わせ部分３５が
必要となるため、高集積化が困難である。本実施例のハ
ーフ露光マスクと上記図４および図５のセルフアライン
Ｃ−ＭＯＳプロセスを採用することにより、大面積ガラ
ス基板に高集積な周辺回路を搭載できるため、シフトレ
ジスタ、ＤＡ変換回路、論理回路等を高集積した高精
細、高速駆動の大画面低温ポリシリコンＴＦＴパネルを
製作できる。
スを後述するように、また前記図９でも説明したよう
に、露光マスク合わせによりＮ−ＭＯＳとＰ−ＭＯＳを
形成する場合、マスクズレを考慮した合わせ部分３５が
必要となるため、高集積化が困難である。本実施例のハ
ーフ露光マスクと上記図４および図５のセルフアライン
Ｃ−ＭＯＳプロセスを採用することにより、大面積ガラ
ス基板に高集積な周辺回路を搭載できるため、シフトレ
ジスタ、ＤＡ変換回路、論理回路等を高集積した高精
細、高速駆動の大画面低温ポリシリコンＴＦＴパネルを
製作できる。
【００５０】図６は本発明の他の実施例を説明するＣ−
ＭＯＳの製作プロセス図である。ここでも、各プロセス
における図１に示したＢ−Ｂ’線でのＣ−ＭＯＳ断面で
示す。図６には本実施例における特徴部分のみを示し、
図４の（Ｐ−１）〜（Ｐ−６）までのプロセス、すなわ
ち、ゲートメタル層８を成膜して、図３に示すハーフ露
光マスクを用いてハーフ露光レジスト９、９’のパター
ンを形成するプロセスまでは前記実施例と同様である。
ＭＯＳの製作プロセス図である。ここでも、各プロセス
における図１に示したＢ−Ｂ’線でのＣ−ＭＯＳ断面で
示す。図６には本実施例における特徴部分のみを示し、
図４の（Ｐ−１）〜（Ｐ−６）までのプロセス、すなわ
ち、ゲートメタル層８を成膜して、図３に示すハーフ露
光マスクを用いてハーフ露光レジスト９、９’のパター
ンを形成するプロセスまでは前記実施例と同様である。
【００５１】ハーフ露光レジスト９、９’のパターンを
形成後（Ｐ−６０）、ゲートメタル層８をドライエッチ
ングする（Ｐ−６１）。リンを３×１０15ｃｍ-2程度イ
ンプラ処理によりＮ−ＭＯＳ用Ｓｉアイランド６にドー
ピングしてＮ+ 部１１を形成する（Ｐ−６２）。
形成後（Ｐ−６０）、ゲートメタル層８をドライエッチ
ングする（Ｐ−６１）。リンを３×１０15ｃｍ-2程度イ
ンプラ処理によりＮ−ＭＯＳ用Ｓｉアイランド６にドー
ピングしてＮ+ 部１１を形成する（Ｐ−６２）。
【００５２】その後、残留したレジスト９、９’をアッ
シングしてＰチャンネル部ゲート電極レジストパターン
１２およびＮチャンネル部ゲート電極レジストパターン
１２' を形成する（Ｐ−６３）。この際、Ｐチャンネル
部ゲート電極レジストパターン１２とＮチャンネル部ゲ
ート電極レジストパターン１２’にはレジスト幅寸法に
前記したように違いが生じる。この寸法差はアッシング
量及びハーフ露光部レジスト膜（レジスト９の薄い部
分）の膜厚に依存するが、ゲート電極の配線中心軸を中
心に線対称となっている（図２に示したΔＳが等しい）
ことが特徴である。これに対し、従来プロセスにおける
マスク合わせの場合、どうずれるか分からないため、寸
法幅のずれが線対称になるとは限らない。
シングしてＰチャンネル部ゲート電極レジストパターン
１２およびＮチャンネル部ゲート電極レジストパターン
１２' を形成する（Ｐ−６３）。この際、Ｐチャンネル
部ゲート電極レジストパターン１２とＮチャンネル部ゲ
ート電極レジストパターン１２’にはレジスト幅寸法に
前記したように違いが生じる。この寸法差はアッシング
量及びハーフ露光部レジスト膜（レジスト９の薄い部
分）の膜厚に依存するが、ゲート電極の配線中心軸を中
心に線対称となっている（図２に示したΔＳが等しい）
ことが特徴である。これに対し、従来プロセスにおける
マスク合わせの場合、どうずれるか分からないため、寸
法幅のずれが線対称になるとは限らない。
【００５３】ドライエッチングしてＰチャンネル部ゲー
ト電極１３およびＮチャンネル部ゲート電極１３' を形
成する（Ｐ−６４）。Ｐチャンネル部ゲート電極レジス
トパターン１２とＮチャンネル部ゲート電極レジストパ
ターン１２' の幅寸法に違いがあるので、図１のＣ−Ｍ
ＯＳ素子上面図に示した通りＰチャンネル部ゲート電極
１３とＮチャンネル部ゲート電極１３' の幅寸法には違
いを生じる（図２参照）。この後ＮチャンネルＮ- 部１
４およびＰチャンネルのＮ- 部１４' の形成（Ｐ−６
５）以降は実施例１を説明する図４の（Ｐ−１１）〜図
５の（Ｐ−２３）を用いて説明した方法と同様である。
ト電極１３およびＮチャンネル部ゲート電極１３' を形
成する（Ｐ−６４）。Ｐチャンネル部ゲート電極レジス
トパターン１２とＮチャンネル部ゲート電極レジストパ
ターン１２' の幅寸法に違いがあるので、図１のＣ−Ｍ
ＯＳ素子上面図に示した通りＰチャンネル部ゲート電極
１３とＮチャンネル部ゲート電極１３' の幅寸法には違
いを生じる（図２参照）。この後ＮチャンネルＮ- 部１
４およびＰチャンネルのＮ- 部１４' の形成（Ｐ−６
５）以降は実施例１を説明する図４の（Ｐ−１１）〜図
５の（Ｐ−２３）を用いて説明した方法と同様である。
【００５４】本実施例では、ＬＤＤ形成の為にレジスト
を後退させる工程と、ハーフ露光部のレジストを除去
し、ＰチャンネルＴＦＴのゲート電極のレジストを形成
する工程とが同一工程である。したがって、必要なＬＤ
Ｄ幅に相当する膜厚のハーフ露光レジストを形成するこ
とが重要となる。
を後退させる工程と、ハーフ露光部のレジストを除去
し、ＰチャンネルＴＦＴのゲート電極のレジストを形成
する工程とが同一工程である。したがって、必要なＬＤ
Ｄ幅に相当する膜厚のハーフ露光レジストを形成するこ
とが重要となる。
【００５５】本実施例によっても、大面積ガラス基板に
高集積な周辺回路を搭載できるため、シフトレジスタ、
ＤＡ変換回路、論理回路等を高集積した高精細、高速駆
動の大画面低温ポリシリコンＴＦＴパネルを製作でき
る。
高集積な周辺回路を搭載できるため、シフトレジスタ、
ＤＡ変換回路、論理回路等を高集積した高精細、高速駆
動の大画面低温ポリシリコンＴＦＴパネルを製作でき
る。
【００５６】次に、本発明と従来技術との違いを明確に
するために従来技術によるＣ−ＭＯＳ・ＴＦＴの製造プ
ロセスについて説明する。
するために従来技術によるＣ−ＭＯＳ・ＴＦＴの製造プ
ロセスについて説明する。
【００５７】図７は従来技術の一例を説明するＣ−ＭＯ
Ｓの製作プロセス図である。ここでは、各プロセスにお
けるＣ−ＭＯＳ断面で示す。ゲートメタル層８成膜まで
は図４で説明した本発明の一実施例と同様である。それ
以降の工程について説明する。
Ｓの製作プロセス図である。ここでは、各プロセスにお
けるＣ−ＭＯＳ断面で示す。ゲートメタル層８成膜まで
は図４で説明した本発明の一実施例と同様である。それ
以降の工程について説明する。
【００５８】ゲートメタル電極のレジスト９０のパター
ンをホト工程で形成し（Ｐ−７０）、ゲートメタル層８
をウェットエッチングまたはドライエッチングによりエ
ッチングしてゲート電極２４を形成する（Ｐ−７１）。
ンをホト工程で形成し（Ｐ−７０）、ゲートメタル層８
をウェットエッチングまたはドライエッチングによりエ
ッチングしてゲート電極２４を形成する（Ｐ−７１）。
【００５９】レジスト９０のパターンのレジストを有機
アルカリによる剥離もしくはアッシングにより除去する
（Ｐ−７２）。
アルカリによる剥離もしくはアッシングにより除去する
（Ｐ−７２）。
【００６０】Ｎ+ 部２７以外をホトリソグラフィ法によ
りレジスト９０で覆う。次いでリンを３×１０15ｃｍ-2
程度インプラ処理によりＮ−ＭＯＳ用Ｓｉアイランド６
にドーピングしてＮ+ 部２７を形成する（Ｐ−７３）。
レジスト９０を除去する（Ｐ−７４）。
りレジスト９０で覆う。次いでリンを３×１０15ｃｍ-2
程度インプラ処理によりＮ−ＭＯＳ用Ｓｉアイランド６
にドーピングしてＮ+ 部２７を形成する（Ｐ−７３）。
レジスト９０を除去する（Ｐ−７４）。
【００６１】Ｎチャンネル部２６以外をホトリソグラフ
ィ法によりレジスト９０で覆う。次いでリンを３×１０
13ｃｍ-2程度インプラ処理によりドーピングしてＮ- 部
２８を形成する（Ｐ−７５）。レジスト９０を除去する
（Ｐ−７６）。
ィ法によりレジスト９０で覆う。次いでリンを３×１０
13ｃｍ-2程度インプラ処理によりドーピングしてＮ- 部
２８を形成する（Ｐ−７５）。レジスト９０を除去する
（Ｐ−７６）。
【００６２】Ｐチャンネル部２５以外をホトリソグラフ
ィ法によりレジスト９０で覆う。次いでホウ素を１０15
ｃｍ-2程度インプラ処理によりＰ−ＭＯＳ用Ｓｉアイラ
ンド７にドーピングしてＰ+ 部２９を形成する（Ｐ−７
７）。レジスト９０を除去する（Ｐ−７８）。この後の
層間絶縁膜形成以降は図４を用いて説明した方法と同様
である。
ィ法によりレジスト９０で覆う。次いでホウ素を１０15
ｃｍ-2程度インプラ処理によりＰ−ＭＯＳ用Ｓｉアイラ
ンド７にドーピングしてＰ+ 部２９を形成する（Ｐ−７
７）。レジスト９０を除去する（Ｐ−７８）。この後の
層間絶縁膜形成以降は図４を用いて説明した方法と同様
である。
【００６３】この方法によりＣ−ＭＯＳを作製すると、
１０回ホトリソグラフィ工程を要することになり、生産
コストが高くなる。
１０回ホトリソグラフィ工程を要することになり、生産
コストが高くなる。
【００６４】図８は従来技術の他の例を説明する自己整
合ＬＤＤによる前記図９に示したＣ−ＭＯＳ・ＴＦＴの
製作プロセス図である。ここでは、各プロセスにおける
図９に示したＣ−Ｃ’線でのＣ−ＭＯＳ断面で示す。ゲ
ートメタル層８成膜までは図４で説明した本発明の一実
施例と同様である。それ以降の工程について説明する。
合ＬＤＤによる前記図９に示したＣ−ＭＯＳ・ＴＦＴの
製作プロセス図である。ここでは、各プロセスにおける
図９に示したＣ−Ｃ’線でのＣ−ＭＯＳ断面で示す。ゲ
ートメタル層８成膜までは図４で説明した本発明の一実
施例と同様である。それ以降の工程について説明する。
【００６５】ゲートメタル層８を成膜した後、自己整合
ＬＤＤ用のレジスト９０のパターンをホトリソグラフィ
工程で形成する（Ｐ−８０）。リン酸、硝酸、酢酸およ
びフッ化アンモニウムを添加した水溶液からなるエッチ
ング液でシャワーエッチング法を用いてゲートメタル層
８をウェットエッチングする。この際、ゲートメタル層
８の片側後退量を０．６〜１．２μｍでサイドエッチン
グして自己整合ＬＤＤ用ゲート電極３０を形成する（Ｐ
−８１）。
ＬＤＤ用のレジスト９０のパターンをホトリソグラフィ
工程で形成する（Ｐ−８０）。リン酸、硝酸、酢酸およ
びフッ化アンモニウムを添加した水溶液からなるエッチ
ング液でシャワーエッチング法を用いてゲートメタル層
８をウェットエッチングする。この際、ゲートメタル層
８の片側後退量を０．６〜１．２μｍでサイドエッチン
グして自己整合ＬＤＤ用ゲート電極３０を形成する（Ｐ
−８１）。
【００６６】このレジスト９０をマスクにしてリンを３
×１０15ｃｍ-2程度インプラ処理によりＮ−ＭＯＳ用Ｓ
ｉアイランド６にドーピングしてＮ+ 部３１を形成する
（Ｐ−８２）。レジスト９０を除去する。
×１０15ｃｍ-2程度インプラ処理によりＮ−ＭＯＳ用Ｓ
ｉアイランド６にドーピングしてＮ+ 部３１を形成する
（Ｐ−８２）。レジスト９０を除去する。
【００６７】自己整合ＬＤＤ用ゲート配線３０をマスク
として用いてリンを３×１０13ｃｍ - 2 程度インプラ処
理によりドーピングしてＮ- 部３２を形成する（Ｐ−８
３）。
として用いてリンを３×１０13ｃｍ - 2 程度インプラ処
理によりドーピングしてＮ- 部３２を形成する（Ｐ−８
３）。
【００６８】Ｐチャンネル部２５のゲートメタル層８の
ゲート電極となる部分とＮチャンネル部２６部分をホト
リソグラフィ法によりレジスト９０で覆う（Ｐ−８
４）。
ゲート電極となる部分とＮチャンネル部２６部分をホト
リソグラフィ法によりレジスト９０で覆う（Ｐ−８
４）。
【００６９】Ｐチャンネル部２５のゲートメタル層８を
ドライエッチングしてＰチャンネル部ゲート電極３３を
形成する（Ｐ−８５）。
ドライエッチングしてＰチャンネル部ゲート電極３３を
形成する（Ｐ−８５）。
【００７０】ホウ素を１０15ｃｍ-2程度インプラ処理に
よりＰ−ＭＯＳ用Ｓｉアイランド７にドーピングしてＰ
+ 部３４を形成する（Ｐ−８６）。レジスト９０を除去
する（Ｐ−８７）。
よりＰ−ＭＯＳ用Ｓｉアイランド７にドーピングしてＰ
+ 部３４を形成する（Ｐ−８６）。レジスト９０を除去
する（Ｐ−８７）。
【００７１】この後の層間絶縁膜形成以降は前記本発明
の一実施例の図４を用いて説明した方法と同様である。
の一実施例の図４を用いて説明した方法と同様である。
【００７２】この方法によりＣ−ＭＯＳを作製すると、
Ｐ−チャンネル部２５のゲート電極１３とＮ−チャンネ
ル部２６のゲート電極１３’を別々のホト工程により形
成するため、図９に示すとおりＰ−チャンネル部２５と
Ｎ−チャンネル部２６の接続部でゲート電極１３と１
３’に合わせ部分３５が必要になる。このことにより、
本方法ではＣ−ＭＯＳ回路の高集積化は難しいことが分
かる。
Ｐ−チャンネル部２５のゲート電極１３とＮ−チャンネ
ル部２６のゲート電極１３’を別々のホト工程により形
成するため、図９に示すとおりＰ−チャンネル部２５と
Ｎ−チャンネル部２６の接続部でゲート電極１３と１
３’に合わせ部分３５が必要になる。このことにより、
本方法ではＣ−ＭＯＳ回路の高集積化は難しいことが分
かる。
【００７３】なお、上記のＣ−ＭＯＳ薄膜トランジスタ
を用いた駆動回路およびアクティブ素子を形成した薄膜
トランジスタ基板に対向基板として例えばカラーフィル
タや共通電極などを形成したカラーフィルタ基板を貼り
合わせ、対向間隙に液晶を封入することで液晶表示装置
を構成できる。また、薄膜トランジスタ基板のアクティ
ブ素子に有する画素電極の領域に有機ＥＬ層を積層し、
この有機ＥＬ層を挟んで他方の電極を積層することで有
機ＥＬ表示装置を構成できる。
を用いた駆動回路およびアクティブ素子を形成した薄膜
トランジスタ基板に対向基板として例えばカラーフィル
タや共通電極などを形成したカラーフィルタ基板を貼り
合わせ、対向間隙に液晶を封入することで液晶表示装置
を構成できる。また、薄膜トランジスタ基板のアクティ
ブ素子に有する画素電極の領域に有機ＥＬ層を積層し、
この有機ＥＬ層を挟んで他方の電極を積層することで有
機ＥＬ表示装置を構成できる。
【００７４】本発明は、上記実施例に限るものではな
く、本発明の技術思想の範囲内で種々の変更が可能であ
ることは言うまでもない。例えば、本明細書では、半導
体層をポリシリコンで形成するとあるが、単結晶の半導
体でもよく、又、単結晶とポリシリコンの中間となる擬
似単結晶の半導体でもよい。さらに本明細書では、ＬＤ
Ｄ構造をＮ型トランジスタ領域にのみ形成しているが、
Ｐ型に形成する構成であってもよい。
く、本発明の技術思想の範囲内で種々の変更が可能であ
ることは言うまでもない。例えば、本明細書では、半導
体層をポリシリコンで形成するとあるが、単結晶の半導
体でもよく、又、単結晶とポリシリコンの中間となる擬
似単結晶の半導体でもよい。さらに本明細書では、ＬＤ
Ｄ構造をＮ型トランジスタ領域にのみ形成しているが、
Ｐ型に形成する構成であってもよい。
【００７５】
【発明の効果】以上説明したように、本発明によれば、
表示装置に具備するＣ−ＭＯＳの製作のための露光マス
クとしてハーフトーンマスクを用いたセルフアラインＣ
−ＭＯＳプロセスを採用したことで、Ｐ−ＭＯＳ部とＮ
−ＭＯＳ部の結合部分に位置合わせが不要となり、少な
いホト工程数でＣ−ＭＯＳを高集積化でき、高精細、高
速駆動の表示装置が実現できる。
表示装置に具備するＣ−ＭＯＳの製作のための露光マス
クとしてハーフトーンマスクを用いたセルフアラインＣ
−ＭＯＳプロセスを採用したことで、Ｐ−ＭＯＳ部とＮ
−ＭＯＳ部の結合部分に位置合わせが不要となり、少な
いホト工程数でＣ−ＭＯＳを高集積化でき、高精細、高
速駆動の表示装置が実現できる。
【図１】本発明による表示装置に具備するＣ−ＭＯＳ・
ＴＦＴ素子の構成を模式的に示す上面図である。
ＴＦＴ素子の構成を模式的に示す上面図である。
【図２】図１のＡ部分の拡大図である。
【図３】本発明のＣ−ＭＯＳ・ＴＦＴの製作に用いるハ
ーフ露光マスクの基本的構成を説明する模式図である。
ーフ露光マスクの基本的構成を説明する模式図である。
【図４】本発明の一実施例を説明するＣ−ＭＯＳの製作
プロセス図である。
プロセス図である。
【図５】本発明の一実施例を説明する図４に続くＣ−Ｍ
ＯＳの製作プロセス図である。
ＯＳの製作プロセス図である。
【図６】本発明の他の実施例を説明するＣ−ＭＯＳの製
作プロセス図である。
作プロセス図である。
【図７】従来技術の一例を説明するＣ−ＭＯＳの製作プ
ロセス図である。
ロセス図である。
【図８】従来技術の他の例を説明する自己整合ＬＤＤに
よるＣ−ＭＯＳの製作プロセス図である。
よるＣ−ＭＯＳの製作プロセス図である。
【図９】表示装置に具備する従来のＣ−ＭＯＳ・ＴＦＴ
素子の一例の構成を模式的に示す上面図である。
素子の一例の構成を模式的に示す上面図である。
９，９０ レジスト
１１ Ｎ+ 部
１３ Ｐチャンネル部ゲート電極
１４ Ｎ- 部
１５ Ｐ+ 部
１７ コンタクトホール
２５ Ｐチャンネル部
２６ Ｎチャンネル部
４０ ハーフ露光マスク
４１ 透光部
４２ 不透光部
４３ ハーフ透光部
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 29/78 ６２７Ｃ
６１７Ｊ
27/08 ３２１Ｄ
Ｆターム(参考） 2H092 JA24 JA37 KA04 NA25
5F048 AC04 BA16 BB03 BB06 BB07
BC06
5F110 AA04 AA16 BB02 BB04 CC02
DD02 DD13 DD14 DD17 EE06
EE44 FF02 FF29 FF36 GG02
GG13 GG32 HJ01 HJ04 HJ12
HJ23 HL04 HL05 HL12 HL23
HM15 NN01 NN03 NN23 NN24
NN27 NN35 NN72 NN78 PP03
QQ01 QQ04 QQ11 QQ24
Claims (5)
- 【請求項１】Ｐチャンネル部のゲート電極とＮチャンネ
ル部のゲート電極の幅に差異を有することを特徴とする
Ｃ−ＭＯＳ薄膜トランジスタを備えた薄膜トランジスタ
基板を有することを特徴とする表示装置。 - 【請求項２】前記差異が前記Ｐチャンネル部のゲート電
極とＮチャンネル部のゲート電極の幅方向で等しいこと
を特徴とする請求項１に記載の表示装置。 - 【請求項３】前記Ｐチャンネル部にＰ+ 半導体領域とＮ
- ドーピング領域が存在することを特徴とする請求項１
または２に記載の表示装置。 - 【請求項４】前記Ｐチャンネル部を構成するＰ+ 半導体
領域におけるＰ+ ドーピング原子の濃度が１０15ｃｍ
- 2 程度、Ｎ- ドーピング領域におけるＮ- ドーピング
原子の濃度が１０13ｃｍ- 2 程度であることを特徴とす
る請求項３に記載の表示装置。 - 【請求項５】前記Ｐチャンネル部を構成するＰ+ 半導体
領域に不純物としてＮ- ドーピング原子を含むことを特
徴とする請求項１または２に記載の表示装置。
Priority Applications (6)
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|---|---|---|---|
| JP2002080166A JP2003282880A (ja) | 2002-03-22 | 2002-03-22 | 表示装置 |
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| CNB031211062A CN1272858C (zh) | 2002-03-22 | 2003-03-21 | 显示装置 |
| TW092106314A TWI230289B (en) | 2002-03-22 | 2003-03-21 | Display device |
| KR1020030017955A KR100767901B1 (ko) | 2002-03-22 | 2003-03-22 | 표시 장치 |
| US11/214,794 US7391063B2 (en) | 2002-03-22 | 2005-08-31 | Display device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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|---|---|---|---|
| JP2002080166A Pending JP2003282880A (ja) | 2002-03-22 | 2002-03-22 | 表示装置 |
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| KR (1) | KR100767901B1 (ja) |
| CN (1) | CN1272858C (ja) |
| TW (1) | TWI230289B (ja) |
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|---|---|---|---|---|
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| WO2012160800A1 (ja) * | 2011-05-24 | 2012-11-29 | シャープ株式会社 | 半導体装置の製造方法 |
| WO2013080501A1 (ja) * | 2011-11-30 | 2013-06-06 | シャープ株式会社 | 半導体装置の製造方法 |
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|---|---|---|---|---|
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| KR100519368B1 (ko) * | 2002-03-29 | 2005-10-07 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
| KR100532464B1 (ko) * | 2003-08-28 | 2005-12-01 | 삼성전자주식회사 | 액티브를 이용한 반도체 셀의 전원선 레이아웃 |
| KR100575233B1 (ko) * | 2003-11-04 | 2006-05-02 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 제조 방법 |
| CN1961617B (zh) * | 2004-03-29 | 2010-04-28 | 富士胶片株式会社 | 有机电致发光元件及其制造方法和显示装置 |
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