KR20010056494A - 반도체 메모리 장치의 주변회로 레이아웃 방법 - Google Patents
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Abstract
반도체 메모리 장치의 주변회로 레이아웃을 효과적으로 수행하기 위한 방법이 개시된다. 반도체 메모리 장치의 레이아웃 방법은, 제1방향으로 서로 평행하게 신장된 복수의 주변회로행 블록을 가지며, 각 주변회로행 블록은 적어도 하나이상의 씨모오스 트랜지스터들로 이루어진 복수의 로직게이트를 포함하고, 상기 로직게이트들은 제1,2,3배선라인들로써 레이아웃되는 경우에, 상기 로직 게이트의 엔모오스 트랜지스터와 피모오스 트랜지스터의 소오스와 드레인은 상기 제1방향과 수직방향인 제2방향으로 배치되는 상기 제1배선라인들과 연결되고, 상기 주변회로행 블록중 특정의 로직 게이트의 엔모오스 트랜지스터와 피모오스 트랜지스터의 소오스는 서로 인접한 주변회로행 블록의 엔 및 피모오스 트랜지스터의 소오스와 공통으로 되고, 상기 로직 게이트 위로 상기 제2배선라인들이 제1방향으로 배열되어, 상기 로직 게이트중 일부 게이트의 입력 또는 출력라인으로서 사용되며, 상기 주변회로행블록들 사이로 동작전원전압 또는 접지전원전압 파워 배선이 상기 제3배선라인들로 수평으로 배열되며 상기 제2배선은 상기 로직 게이트의 엔모오스 트랜지스터와 피모오스 트랜지스터의 소오스인 제1배선에 연결된 구조를 가짐을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 메모리 장치의 주변회로 레이아웃 방법에 관한 것이다.
통상적으로, 반도체 소자의 제조시 주변회로의 레이아웃은 칩의 특성 및 퍼포먼스 향상을 위해 매우 중요한 사항중의 하나이다.
도 1을 참조하면, 종래의 반도체 메모리 장치의 주변회로 레이아웃이 보여진다. 도 1에서의 예는 제1폴리실리콘, 제1텅스텐, 제2메탈공정을 차례로 수행한 결과를 보인 것으로 주변회로를 이루는 단위블럭(UB)이 2행으로 배치된 것이다. 도1에서의 레이아웃은 첫째로 각 주변회로의 행마다 동작전원전압 (Vcc)파워라인과 그라운드전원전압(Vss)파워라인이 2번째 금속층인 메탈 2의 독립배선으로 되어 있고, 둘째로는 주변회로를 이루는 각 트랜지스터의 레이아웃은 텅스텐과 메탈 1으로 이루어져 있으며, 신호 버싱은 메탈 2로 도면을 기준하여 상하로 배열되어 있는 구조를 가진다. 이와 같은 종래의 레이아웃 방법은 일정한 폭을 가지는 파워라인 배선들이 메탈 2로서 각 주변회로행 마다 독립적으로 배열되어 중복되어 있으므로, 칩 사이즈의 축소에 제한요소로 되는 문제를 갖는다. 또한, 각 트랜지스터의 레이아웃을 금속성 물질인 텅스텐과 메탈 1을 중복하여 사용하므로서 효율적인 레이아웃이 곤란하다는 문제점을 갖는다.
따라서, 본 발명의 목적은 개선된 레이아웃 방법을 제공하여 효율적인 주변회로 레이아웃을 할 수 있는 레이아웃 방법을 제공함에 있다.
본 발명의 다른 목적은 칩 사이즈를 감소시킬 수 있는 레이아웃 방법을 제공함에 있다.
본 발명의 다른 목적은 효율적인 배선배치를 통하여 반도체 메모리의 제조단가를 줄일 수 있는 레이아웃 방법을 제공함에 있다.
상기한 목적들 및 타의 목적을 달성하기 위하여 본 발명의 일 아스팩트에 따른 반도체 메모리 장치의 레이아웃 방법은:
제1방향으로 서로 평행하게 신장된 복수의 주변회로행 블록을 가지며, 각 주변회로행 블록은 적어도 하나이상의 씨모오스 트랜지스터들로 이루어진 복수의 로직게이트를 포함하고, 상기 로직게이트들은 제1,2,3배선라인들로써 레이아웃되는 경우에,
상기 로직 게이트의 씨모오스 트랜지스터내의 엔모오스 트랜지스터와 피모오스 트랜지스터의 소오스와 드레인은 상기 제1방향과 수직방향인 제2방향으로 금속성라인으로서 배치되는 상기 제1배선라인들과 연결되고,
상기 주변회로행 블록중 특정의 로직 게이트의 엔모오스 트랜지스터와 피모오스 트랜지스터의 소오스는 서로 인접한 주변회로행 블록의 엔모오스 트랜지스터 및 피모오스 트랜지스터의 소오스와 공통으로 되고,
상기 로직 게이트 위로 상기 제2배선라인들이 제1방향으로 배열되어, 상기 로직 게이트중 일부 게이트의 입력 또는 출력라인으로서 사용되며,
상기 주변회로행블록들 사이로 동작전원전압 또는 접지전원전압 파워 배선이 상기 제3배선라인들로 수평으로 배열되며 상기 제2배선은 상기 로직 게이트의 엔모오스 트랜지스터와 피모오스 트랜지스터의 소오스인 제1배선에 연결된 구조를 가짐을 특징으로 한다.
도 1은 종래기술에 따른 주변회로 레이아웃 방법을 설명하기 위한 도면
도 2는 본 발명에 일실시예에 따른 주변회로 레이아웃 방법을 설명하기 위한 도면
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.
먼저, 도 2는 본 발명에 일실시예에 따른 주변회로 레이아웃 방법을 보여주는 도면으로서, 제1폴리실리콘, 제1텅스텐, 제2메탈 공정을 사용한 레이아웃으로서 주변회로가 3행으로 이루어진 것을 보여준다.
도 2에서는, 제1주변회로행, 제2주변회로행, 제m-1주변회로행, 제m주변회로행으로 되어 있는 주변회로행을 가지며, 각 주변회로행은 적어도 하나이상의 씨모오스 트랜지스터들로 이루어진 복수의 로직게이트로 구성되고, 상기 로직게이트들은 제1,2,3배선으로 레이아웃되는 경우를 보인다.
상기 로직 게이트의 엔모오스 트랜지스터와 피모오스 트랜지스터의 소오스는 서로 인접한 상기 주변회로행의 엔모오스 트랜지스터와 피모오스 트랜지스터의 소오스와 공통으로 되고, 상기 로직 게이트 위로 다수의 제2배선들이 수평으로 배열되어, 상기 로직 게이트중 일부 게이트의 입력 또는 출력으로 사용되며, 상기 주변회로행들 사이로 동작전원전압 또는 접지전원전압 파워 배선이 상기 제2배선으로 수평으로 배열되며 상기 제2배선은 상기 로직 게이트의 엔모오스 트랜지스터와 피모오스 트랜지스터의 소오스인 제1배선에 연결된 구조를 가진다.
이러한 레이아웃 방법의 특징은 각 주변회로를 이루는 각 트랜지스터의 레이아웃을 주로 텅스텐으로 하고, 메탈 1은 신호버싱으로서 주변회로 위로 배치한 것이다. 그리고 동작전원전압 (Vcc)파워라인과 그라운드전원전압(Vss)파워라인은 메탈 1으로 최소폭으로 배치하고, 파워버싱라인의 수 감소를 위해 인접 주변회로행과 공유토록 하였으며, 최소 폭으로 배열함에 의해 다른 저항증가를 억제하기 위해 여러개의 동작전원전압 (Vcc)(또는 그라운드전원전압(Vss)) 메탈 1을 메탈 2로 서로 연결되어지게 한다.
이와 같이 본 발명에 따른 레이아웃을 사용하면 주변회로행과의 협소폭 파워라인 공유로 인하여 종래에 대비 파워라인 폭 감소가 가능하게 되고, 또한 메탈 1 신호 버싱을 주변회로 위로 배열함으로써 종래의 메탈 2 신호 버싱의 면적감소가 가능하게 된다.
상술한 바와 같이 본 발명에 따르면, 칩 사이즈를 감소시킬 수 있는 효과를 갖는다.
Claims (3)
- 반도체 메모리 장치의 레이아웃 방법은:제1방향으로 서로 평행하게 신장된 복수의 주변회로행 블록을 가지며, 각 주변회로행 블록은 적어도 하나이상의 씨모오스 트랜지스터들로 이루어진 복수의 로직게이트를 포함하고, 상기 로직게이트들은 제1,2,3배선라인들로써 레이아웃되는 경우에,상기 로직 게이트의 씨모오스 트랜지스터내의 엔모오스 트랜지스터와 피모오스 트랜지스터의 소오스와 드레인은 상기 제1방향과 수직방향인 제2방향으로 금속성라인으로서 배치되는 상기 제1배선라인들과 연결되고,상기 주변회로행 블록중 특정의 로직 게이트의 엔모오스 트랜지스터와 피모오스 트랜지스터의 소오스는 서로 인접한 주변회로행 블록의 엔모오스 트랜지스터 및 피모오스 트랜지스터의 소오스와 공통으로 되고,상기 로직 게이트 위로 상기 제2배선라인들이 제1방향으로 배열되어, 상기 로직 게이트중 일부 게이트의 입력 또는 출력라인으로서 사용되며,상기 주변회로행블록들 사이로 동작전원전압 또는 접지전원전압 파워 배선이 상기 제3배선라인들로 수평으로 배열되며 상기 제2배선은 상기 로직 게이트의 엔모오스 트랜지스터와 피모오스 트랜지스터의 소오스인 제1배선에 연결된 구조를 가짐을 특징으로 하는 방법.
- 제1항에 있어서, 상기 제1배선은 금속성 물질, 상기 제2배선은 제1메탈, 및 상기 제3배선은 제2메탈임을 특징으로 하는 방법.
- 제1항에 있어서, 상기 제1,2,3배선은 차례로 제1메탈, 제2메탈, 제3메탈임을 특징으로 하는 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100525112B1 (ko) * | 2004-04-22 | 2005-11-01 | 주식회사 하이닉스반도체 | 반도체 장치의 레이 아웃 |
| CN101542715B (zh) * | 2007-05-30 | 2011-08-31 | 日本优尼山帝斯电子股份有限公司 | 半导体装置 |
-
1999
- 1999-12-15 KR KR1019990057969A patent/KR20010056494A/ko not_active Application Discontinuation
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