JP3134829B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関す
る。
る。
【０００２】
【従来の技術】従来の半導体装置において、特に相補型
半導体装置における出力バッファ回路を構成する素子の
レイアウト方式としては、例えば、特開昭６０−７９７
４１号公報に示されているレイアウト方式がある。図３
は、当該従来例（第１の従来例と云う）によるレイアウ
ト方式を適用した、出力バッファ回路および入力保護回
路のレイアウト部分を抽出して示すレイアウト図であ
る。図３の上部には、半導体チップ１の周縁に配設され
る、出力バッファ回路を形成するＰチャネルＭＯＳトラ
ンジスタ６およびＮチャネルＭＯＳトランジスタ７、当
該出力バッファ回路に対応する出力用のパッド２、入力
保護回路および対応する入力用のパッド２、内部ロジッ
ク回路３および配線領域４等を含むレイアウトが示され
ている。また、図３の下部には、上記のレイアウト図を
引用して、サブ配線５に対応して、上記の出力用のパッ
ド２、ＰチャネルＭＯＳトランジスタ６、ＮチャネルＭ
ＯＳトランジスタ７、内部ロジック回路３および配線領
域４を含む部分レイアウト例と、入力用のパッド２およ
び入力保護回路８を含む部分レイアウト例とが、それぞ
れ配置寸法関係をも含めて示されている。なお、配置寸
法を示す数値の単位はμｍ（ミクロン）である。
半導体装置における出力バッファ回路を構成する素子の
レイアウト方式としては、例えば、特開昭６０−７９７
４１号公報に示されているレイアウト方式がある。図３
は、当該従来例（第１の従来例と云う）によるレイアウ
ト方式を適用した、出力バッファ回路および入力保護回
路のレイアウト部分を抽出して示すレイアウト図であ
る。図３の上部には、半導体チップ１の周縁に配設され
る、出力バッファ回路を形成するＰチャネルＭＯＳトラ
ンジスタ６およびＮチャネルＭＯＳトランジスタ７、当
該出力バッファ回路に対応する出力用のパッド２、入力
保護回路および対応する入力用のパッド２、内部ロジッ
ク回路３および配線領域４等を含むレイアウトが示され
ている。また、図３の下部には、上記のレイアウト図を
引用して、サブ配線５に対応して、上記の出力用のパッ
ド２、ＰチャネルＭＯＳトランジスタ６、ＮチャネルＭ
ＯＳトランジスタ７、内部ロジック回路３および配線領
域４を含む部分レイアウト例と、入力用のパッド２およ
び入力保護回路８を含む部分レイアウト例とが、それぞ
れ配置寸法関係をも含めて示されている。なお、配置寸
法を示す数値の単位はμｍ（ミクロン）である。
【０００３】本従来例においては、図３に示されるよう
に、相補型半導体装置における出力バッファ回路のレイ
アウトとしては、出力バッファ回路の場合には、サブ配
線５に対応して、当該サブ配線５に並行する向きで、出
力用のパッド２の両側に、当該出力バッファ回路を形成
するＰチャネルＭＯＳトランジスタ６と、ＮチャネルＭ
ＯＳトランジスタ７が配設されている。また、入力保護
回路５および入力用のパッド２も、同じくサブ配線５に
並行する向きで配設されている。そして、特に、本従来
例においては、これらの入出力用のパッド２、Ｐチャネ
ルＭＯＳトランジスタ６、ＮチャネルＭＯＳトランジス
タ７および力保護回路５等を含む配設領域と内部ロジッ
ク回路３との間には、配線領域４が設けられており、こ
れにより、出力バッファ回路による影響を受けて、内部
ロジック回路３に誤動作が生じることのないように考慮
されている。またＰチャネルＭＯＳトランジスタ６とＮ
チャネルＭＯＳトランジスタの間にはパッド２か存在し
ており、相互間の間隔が適度にとられているために、ラ
ッチアップの発生も防止される。
に、相補型半導体装置における出力バッファ回路のレイ
アウトとしては、出力バッファ回路の場合には、サブ配
線５に対応して、当該サブ配線５に並行する向きで、出
力用のパッド２の両側に、当該出力バッファ回路を形成
するＰチャネルＭＯＳトランジスタ６と、ＮチャネルＭ
ＯＳトランジスタ７が配設されている。また、入力保護
回路５および入力用のパッド２も、同じくサブ配線５に
並行する向きで配設されている。そして、特に、本従来
例においては、これらの入出力用のパッド２、Ｐチャネ
ルＭＯＳトランジスタ６、ＮチャネルＭＯＳトランジス
タ７および力保護回路５等を含む配設領域と内部ロジッ
ク回路３との間には、配線領域４が設けられており、こ
れにより、出力バッファ回路による影響を受けて、内部
ロジック回路３に誤動作が生じることのないように考慮
されている。またＰチャネルＭＯＳトランジスタ６とＮ
チャネルＭＯＳトランジスタの間にはパッド２か存在し
ており、相互間の間隔が適度にとられているために、ラ
ッチアップの発生も防止される。
【０００４】また、図４は、特開昭６０−７９７４１号
公報による他の従来例（第２の従来例と云う）によるレ
イアウト方式を適用した、出力バッファ回路および入力
保護回路のレイアウト部分を抽出して示す部分レイアウ
ト図である。図４の上部には、半導体チップ１の周縁に
配設される、出力バッファ回路を形成するＰチャネルＭ
ＯＳトランジスタ６およびＮチャネルＭＯＳトランジス
タ７、当該出力バッファ回路に対応する出力用のパッド
２、入力保護回路および対応する入力用のパッド２、内
部ロジック回路３および配線領域４等を含むレイアウト
が示されている。図４の下部には、上記のレイアウト図
を引用して、サブ配線５に対応して、上記の出力用のパ
ッド２、ＰチャネルＭＯＳトランジスタ６、Ｎチャネル
ＭＯＳトランジスタ７、内部ロジック回路３および配線
領域４を含む部分レイアウト例と、入力用のパッド２お
よび入力保護回路８を含む部分レイアウト例とが、それ
ぞれ配置寸法関係をも含めて示されている。なお、配置
寸法を示す数値の単位はμｍ（ミクロン）である。
公報による他の従来例（第２の従来例と云う）によるレ
イアウト方式を適用した、出力バッファ回路および入力
保護回路のレイアウト部分を抽出して示す部分レイアウ
ト図である。図４の上部には、半導体チップ１の周縁に
配設される、出力バッファ回路を形成するＰチャネルＭ
ＯＳトランジスタ６およびＮチャネルＭＯＳトランジス
タ７、当該出力バッファ回路に対応する出力用のパッド
２、入力保護回路および対応する入力用のパッド２、内
部ロジック回路３および配線領域４等を含むレイアウト
が示されている。図４の下部には、上記のレイアウト図
を引用して、サブ配線５に対応して、上記の出力用のパ
ッド２、ＰチャネルＭＯＳトランジスタ６、Ｎチャネル
ＭＯＳトランジスタ７、内部ロジック回路３および配線
領域４を含む部分レイアウト例と、入力用のパッド２お
よび入力保護回路８を含む部分レイアウト例とが、それ
ぞれ配置寸法関係をも含めて示されている。なお、配置
寸法を示す数値の単位はμｍ（ミクロン）である。
【０００５】本従来例においては、図４に示されるよう
に、相補型半導体装置における出力バッファ回路のレイ
アウトとしては、出力バッファ回路の場合には、サブ配
線５に対応して、半導体チップ１の周縁に一定の間隔で
形成されている出力用のパッド２に対応して、出力バッ
ファ回路を形成する送信用のＰチャネルＭＯＳトランジ
スタ６および送信用のＮチャネルＭＯＳトランジスタ７
と、これらのＭＯＳトランジスタにより形成される出力
バッファ回路に対応する出力用のパッド２が、当該パッ
ド２と内部ロジック回路３との間において、配線領域４
を挟んで直線的に配設されている。また、入力保護回路
８および対応する入力用のパッド２は、前述の第１の従
来例の場合と全く同様に、サブ配線５に沿って横並びに
配設されている。なお、本従来例は、第１の従来例にお
ける半導体チップ占有面積の縮小化を図った例である。
に、相補型半導体装置における出力バッファ回路のレイ
アウトとしては、出力バッファ回路の場合には、サブ配
線５に対応して、半導体チップ１の周縁に一定の間隔で
形成されている出力用のパッド２に対応して、出力バッ
ファ回路を形成する送信用のＰチャネルＭＯＳトランジ
スタ６および送信用のＮチャネルＭＯＳトランジスタ７
と、これらのＭＯＳトランジスタにより形成される出力
バッファ回路に対応する出力用のパッド２が、当該パッ
ド２と内部ロジック回路３との間において、配線領域４
を挟んで直線的に配設されている。また、入力保護回路
８および対応する入力用のパッド２は、前述の第１の従
来例の場合と全く同様に、サブ配線５に沿って横並びに
配設されている。なお、本従来例は、第１の従来例にお
ける半導体チップ占有面積の縮小化を図った例である。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
装置において、前述の第１の従来例におけるレイアウト
あ式の場合には、ラッチアップの発生を防止する点にお
いては有効であるが、入出力用のパッドの両側に入出力
バッファ回路を構成する回路素子が配置されるために、
各パッド間の間隔が広くなり、このために、入出力端子
数が多くなった場合においては、半導体チップ・サイズ
が必然的に大きくなるという欠点がある。
装置において、前述の第１の従来例におけるレイアウト
あ式の場合には、ラッチアップの発生を防止する点にお
いては有効であるが、入出力用のパッドの両側に入出力
バッファ回路を構成する回路素子が配置されるために、
各パッド間の間隔が広くなり、このために、入出力端子
数が多くなった場合においては、半導体チップ・サイズ
が必然的に大きくなるという欠点がある。
【０００７】また、第２の従来例におけるレイアウト方
式の場合には、前記第１の従来例のレイアウト方式にお
ける欠点として挙げられている半導体チップ・サイズの
大型化の防止が図られているが、出力バッファ回路を構
成するＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタが、半導体チップ１の周縁に配置されて
いる出力用のパッドの内側に配置されるために、図４に
示されるように、ＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳトランジスタの間に、ラッチアップ防止用
の領域を設けることか必要となり、このために、出力用
のパッドから内部ロジック回路に至るまでの間隔が大き
くなり、半導体チップ・サイズも必然的に大きくなって
しまうという欠点がある。
式の場合には、前記第１の従来例のレイアウト方式にお
ける欠点として挙げられている半導体チップ・サイズの
大型化の防止が図られているが、出力バッファ回路を構
成するＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタが、半導体チップ１の周縁に配置されて
いる出力用のパッドの内側に配置されるために、図４に
示されるように、ＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳトランジスタの間に、ラッチアップ防止用
の領域を設けることか必要となり、このために、出力用
のパッドから内部ロジック回路に至るまでの間隔が大き
くなり、半導体チップ・サイズも必然的に大きくなって
しまうという欠点がある。
【０００８】更に、第２の従来例においては、ラッチア
ップ防止用の領域を配線領域とすることは可能であって
も、当該配線領域の併用により、出力バッファ回路を形
成するＮチャネルＭＯＳトランジスタと内部ロジック回
路との間隔が狭くなり、内部ロジック回路が、出力バッ
ファ回路の影響を受け易くなるという欠点がある。
ップ防止用の領域を配線領域とすることは可能であって
も、当該配線領域の併用により、出力バッファ回路を形
成するＮチャネルＭＯＳトランジスタと内部ロジック回
路との間隔が狭くなり、内部ロジック回路が、出力バッ
ファ回路の影響を受け易くなるという欠点がある。
【０００９】
【課題を解決するための手段】また、第１の発明の半導
体装置は、半導体チップのスクライブ領域側に配設さ
れ、当該スクライブ領域に沿って設けられているサブ配
線により給電される第１種導電型電界効果トランジスタ
と、当該第１種導電型電界効果トランジスタに対応し
て、前記半導体チップの内部回路領域側に配設される第
２種導電型電界効果トランジスタと、前記第１種導電型
電界効果トランジスタおよび第２種導電型電界効果トラ
ンジスタの動作機能に対応して、これらの第１種および
第２種の導電型電界効果トランジスタの間に、当該両導
電型電界効果トランジスタに隣接して接続されて配設さ
れるパッドと、を含む出力バッファ回路を、少なくとも
１個以上前記半導体チップの周辺に沿って配設するとと
もに、前記半導体チップのスクライブ領域側に配設さ
れ、当該スクライブ領域に沿って設けられているサブ配
線により給電される入力保護回路と、前記入力保護回路
の動作機能に対応して、前記半導体チップの内部回路領
域側に、前記受信保護回路に隣接して接続されて配設さ
れるパッドとを含む入力回路を、少なくとも１個以上前
記半導体チップの周辺に沿って配設して構成されること
を特徴としている。
体装置は、半導体チップのスクライブ領域側に配設さ
れ、当該スクライブ領域に沿って設けられているサブ配
線により給電される第１種導電型電界効果トランジスタ
と、当該第１種導電型電界効果トランジスタに対応し
て、前記半導体チップの内部回路領域側に配設される第
２種導電型電界効果トランジスタと、前記第１種導電型
電界効果トランジスタおよび第２種導電型電界効果トラ
ンジスタの動作機能に対応して、これらの第１種および
第２種の導電型電界効果トランジスタの間に、当該両導
電型電界効果トランジスタに隣接して接続されて配設さ
れるパッドと、を含む出力バッファ回路を、少なくとも
１個以上前記半導体チップの周辺に沿って配設するとと
もに、前記半導体チップのスクライブ領域側に配設さ
れ、当該スクライブ領域に沿って設けられているサブ配
線により給電される入力保護回路と、前記入力保護回路
の動作機能に対応して、前記半導体チップの内部回路領
域側に、前記受信保護回路に隣接して接続されて配設さ
れるパッドとを含む入力回路を、少なくとも１個以上前
記半導体チップの周辺に沿って配設して構成されること
を特徴としている。
【００１０】
【００１１】
【００１２】
【００１３】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１４】図１は、本発明を半導体メモリなどのＣＭ
ＯＳ−ＬＳＩにおける、出力バッファ回路に適用した場
合の１実施形態を示す部分レイアウト図であり、Ｐ型基
板の場合が示されている。図１には、本実施形態におい
て、半導体チップ１の周縁に配設される出力バッファ回
路のレイアウト部分を抽出して示す部分レイアウトとし
て示されており、出力バッファ回路を形成するＰチャネ
ルＭＯＳトランジスタ６およびＮチャネルＭＯＳトラン
ジスタ７、当該出力バッファ回路に対応する出力用のパ
ッド２、内部ロジック回路３および配線領域４等を含む
レイアウトが示されている。
ＯＳ−ＬＳＩにおける、出力バッファ回路に適用した場
合の１実施形態を示す部分レイアウト図であり、Ｐ型基
板の場合が示されている。図１には、本実施形態におい
て、半導体チップ１の周縁に配設される出力バッファ回
路のレイアウト部分を抽出して示す部分レイアウトとし
て示されており、出力バッファ回路を形成するＰチャネ
ルＭＯＳトランジスタ６およびＮチャネルＭＯＳトラン
ジスタ７、当該出力バッファ回路に対応する出力用のパ
ッド２、内部ロジック回路３および配線領域４等を含む
レイアウトが示されている。
【００１５】図１に示されるシリコンなどの半導体材料
から成る半導体チップ１において、当該半導体チップ１
の周縁には、ＮチャネルＭＯＳトランジスタ７が配設さ
れており、当該ＮチャネルＭＯＳトランジスタ７と出力
バッファ回路を形成するＰチャネルＭＯＳトランジスタ
６は、対応する出力用のパッド２を挟んで、配線領域４
および内部ロジック回路３に対して直線上に配設されて
いる。即ち、アルミ層などから成る出力用のパッド２の
スクライブ側（外側）には、ＮチャネルＭＯＳトランジ
スタ７が配設されており、また当該パッド２の内側に
は、ＰチャネルＭＯＳトランジスタ６が配設されてい
る。また、スクライブ線の直ぐ内側を、半導体チップ１
の外周に沿って配設されているサブ電位の浮き沈みを抑
制するためのサブ配線５からは、ＮチャネルＭＯＳトラ
ンジスタ７に対する接地電位の給電が行われている。そ
して、本実施形態においては、配線領域４は、Ｐチャネ
ルＭＯＳトランジスタ６と内部ロジック回路３との間に
配設されており、これにより、出力バッファ回路から内
部ロジック回路３に至るまでの距離は、配線領域４を介
して十分に大きい値に設定されている。従って、出力バ
ッファ回路による影響を受けて、内部ロジック回路３に
誤動作が生じることがなく、またＰチャネルＭＯＳトラ
ンジスタ６とＮチャネルＭＯＳトランジスタの間にはパ
ッド２か存在しており、相互間の間隔が適度にとられて
いるために、ラッチアップの発生も防止される。
から成る半導体チップ１において、当該半導体チップ１
の周縁には、ＮチャネルＭＯＳトランジスタ７が配設さ
れており、当該ＮチャネルＭＯＳトランジスタ７と出力
バッファ回路を形成するＰチャネルＭＯＳトランジスタ
６は、対応する出力用のパッド２を挟んで、配線領域４
および内部ロジック回路３に対して直線上に配設されて
いる。即ち、アルミ層などから成る出力用のパッド２の
スクライブ側（外側）には、ＮチャネルＭＯＳトランジ
スタ７が配設されており、また当該パッド２の内側に
は、ＰチャネルＭＯＳトランジスタ６が配設されてい
る。また、スクライブ線の直ぐ内側を、半導体チップ１
の外周に沿って配設されているサブ電位の浮き沈みを抑
制するためのサブ配線５からは、ＮチャネルＭＯＳトラ
ンジスタ７に対する接地電位の給電が行われている。そ
して、本実施形態においては、配線領域４は、Ｐチャネ
ルＭＯＳトランジスタ６と内部ロジック回路３との間に
配設されており、これにより、出力バッファ回路から内
部ロジック回路３に至るまでの距離は、配線領域４を介
して十分に大きい値に設定されている。従って、出力バ
ッファ回路による影響を受けて、内部ロジック回路３に
誤動作が生じることがなく、またＰチャネルＭＯＳトラ
ンジスタ６とＮチャネルＭＯＳトランジスタの間にはパ
ッド２か存在しており、相互間の間隔が適度にとられて
いるために、ラッチアップの発生も防止される。
【００１６】また、Ｎ型基板の場合には、上記のＰ型基
板の場合とは逆に、出力用のパッド２のスクライブ側
（外側）にはＰチャネルＭＯＳトランジスタが配設さ
れ、また当該パッド２の内側には、ＮチャネルＭＯＳト
ランジスタが配設される。また、この場合には、サブ電
位の浮き沈みを抑制するためのサブ配線５からは、Ｐチ
ャネルＭＯＳトランジスタ６に対する電源電圧の給電が
行われる。この場合においても、配線領域４が、Ｎチャ
ネルＭＯＳトランジスタ７と、内部ロジック回路３との
間に配設されており、これにより、出力バッファ回路か
ら内部ロジック回路３に至るまでの距離は、配線領域を
介して十分に大きい値に設定されており、出力バッファ
回路による影響を受けて、内部ロジック回路３に誤動作
が生じることがなく、またＰチャネルＭＯＳトランジス
タ６とＮチャネルＭＯＳトランジスタの間にはパッド２
か存在しており、相互間の間隔が適度にとられているた
めに、ラッチアップの発生も防止される。
板の場合とは逆に、出力用のパッド２のスクライブ側
（外側）にはＰチャネルＭＯＳトランジスタが配設さ
れ、また当該パッド２の内側には、ＮチャネルＭＯＳト
ランジスタが配設される。また、この場合には、サブ電
位の浮き沈みを抑制するためのサブ配線５からは、Ｐチ
ャネルＭＯＳトランジスタ６に対する電源電圧の給電が
行われる。この場合においても、配線領域４が、Ｎチャ
ネルＭＯＳトランジスタ７と、内部ロジック回路３との
間に配設されており、これにより、出力バッファ回路か
ら内部ロジック回路３に至るまでの距離は、配線領域を
介して十分に大きい値に設定されており、出力バッファ
回路による影響を受けて、内部ロジック回路３に誤動作
が生じることがなく、またＰチャネルＭＯＳトランジス
タ６とＮチャネルＭＯＳトランジスタの間にはパッド２
か存在しており、相互間の間隔が適度にとられているた
めに、ラッチアップの発生も防止される。
【００１７】次に、本発明の第２の実施形態について説
明する。図２は、本発明を半導体メモリなどのＣＭＯＳ
−ＬＳＩにおいて、出力バッファ回路だけではなく、ア
ドレス入力用のパッドまたは制御信号入力用のパッドな
どをも含む入出力用のパッド以外のパッドの側に配設さ
れる入力保護回路に対しても適用した場合の１実施形態
であり、Ｐ型基板の場合が示されている。図２において
は、本実施形態において、半導体チップ１の周縁に配設
される出力バッファ回路および入力保護回路のレイアウ
ト部分を抽出して示す部分レイアウトのみが抽出して示
されており、出力バッファ回路を形成するＰチャネルＭ
ＯＳトランジスタ６およびＮチャネルＭＯＳトランジス
タ７、当該出力バッファ回路に対応する出力用のパッド
２、入力保護回路８および対応する入力用のパッド２、
内部ロジック回路３および配線領域４等を含むレイアウ
トが示されている。出力バッファ回路を形成するＰチャ
ネルＭＯＳトランジスタ６およびＮチャネルＭＯＳトラ
ンジスタ７の配設方法については、前述の第１の実施形
態の場合と同様である。また、入力保護回路８の配設方
法としては、従来は出力バッファ回路の場合と同様にパ
ッド間に配設されているが、本実施形態においては、図
２に示されるように、出力バッファ回路を形成するＰチ
ャネルＭＯＳトランジスタ６、ＮチャネルＭＯＳトラン
ジスタ７および対応する出力用のパッド２の場合と同様
に、当該入力保護回路８を、対応する入力用のパッド２
のスクライブ側（外側）または内側に配設することによ
って、本発明による効果をより高めることが可能とな
る。
明する。図２は、本発明を半導体メモリなどのＣＭＯＳ
−ＬＳＩにおいて、出力バッファ回路だけではなく、ア
ドレス入力用のパッドまたは制御信号入力用のパッドな
どをも含む入出力用のパッド以外のパッドの側に配設さ
れる入力保護回路に対しても適用した場合の１実施形態
であり、Ｐ型基板の場合が示されている。図２において
は、本実施形態において、半導体チップ１の周縁に配設
される出力バッファ回路および入力保護回路のレイアウ
ト部分を抽出して示す部分レイアウトのみが抽出して示
されており、出力バッファ回路を形成するＰチャネルＭ
ＯＳトランジスタ６およびＮチャネルＭＯＳトランジス
タ７、当該出力バッファ回路に対応する出力用のパッド
２、入力保護回路８および対応する入力用のパッド２、
内部ロジック回路３および配線領域４等を含むレイアウ
トが示されている。出力バッファ回路を形成するＰチャ
ネルＭＯＳトランジスタ６およびＮチャネルＭＯＳトラ
ンジスタ７の配設方法については、前述の第１の実施形
態の場合と同様である。また、入力保護回路８の配設方
法としては、従来は出力バッファ回路の場合と同様にパ
ッド間に配設されているが、本実施形態においては、図
２に示されるように、出力バッファ回路を形成するＰチ
ャネルＭＯＳトランジスタ６、ＮチャネルＭＯＳトラン
ジスタ７および対応する出力用のパッド２の場合と同様
に、当該入力保護回路８を、対応する入力用のパッド２
のスクライブ側（外側）または内側に配設することによ
って、本発明による効果をより高めることが可能とな
る。
【００１８】以下においては、前記第１および第２の従
来例と対比して、本発明の第２の実施形態において実現
可能な効果について、具体的な数値を基にして説明する
ものとし、その際のレイアウト設定条件としては、下記
条件を基にして、レイアウト占有面積の大小の如何を比
較照合するものとする。なお、以下において使用するＭ
ＯＳトランジスタ、パッドおよび入力保護回路等のレイ
アウト形状寸法は、現存のものを引用して用いている。
来例と対比して、本発明の第２の実施形態において実現
可能な効果について、具体的な数値を基にして説明する
ものとし、その際のレイアウト設定条件としては、下記
条件を基にして、レイアウト占有面積の大小の如何を比
較照合するものとする。なお、以下において使用するＭ
ＯＳトランジスタ、パッドおよび入力保護回路等のレイ
アウト形状寸法は、現存のものを引用して用いている。
【００１９】ＣＭＯＳ−ＬＳＩ（メモリ：Ｐ型基板） パッド・サイズ：１０８μｍ 端子数 ： ３２ピン ＊短辺側に、片側１６ピン（１７パッド）配設 ＊入出力ピン配設側に、１６ピン（１７パッド）配設 内訳：入出力ピン ………………８ 電源・ＧＮＤピン…………２ アドレス・ピンなど………７ まず、図３の第１の従来例において、短辺側のチップ・
サイズが、出力バッファ回路を形成するＰチャネルＭＯ
Ｓトランジスタ６、ＮチャネルＭＯＳトランジスタ７お
よび対応する出力用のバッド２によりる限界状態にある
場合を考える。図３の下部のレイアウト図に示されるよ
うに、当該出力バッファ回路と対応する出力用のパッド
２とを配設した場合の短辺方向のサイズを２５８μｍ、
長辺方向のサイズを１３８μｍとし、その他の入力保護
回路８と対応する入力用のパッド２とを配設した場合の
短辺方向のサイズを２３３μｍ、長辺方向のサイズを１
３８μｍとすると、上記条件より、短辺側のチップ・サ
イズは、次式により規定される。
サイズが、出力バッファ回路を形成するＰチャネルＭＯ
Ｓトランジスタ６、ＮチャネルＭＯＳトランジスタ７お
よび対応する出力用のバッド２によりる限界状態にある
場合を考える。図３の下部のレイアウト図に示されるよ
うに、当該出力バッファ回路と対応する出力用のパッド
２とを配設した場合の短辺方向のサイズを２５８μｍ、
長辺方向のサイズを１３８μｍとし、その他の入力保護
回路８と対応する入力用のパッド２とを配設した場合の
短辺方向のサイズを２３３μｍ、長辺方向のサイズを１
３８μｍとすると、上記条件より、短辺側のチップ・サ
イズは、次式により規定される。
【００２０】（２７８μｍ×８）＋（２３３μｍ×９）
＝４３２１μｍ出力バッファ回路の両端から半導体チッ
プ端までの距離を８９．５μｍとすると、半導体チップ
短辺の長さは、４３２１μｍ＋（８９．５μｍ×２）＝
４５００μｍとなる。また、半導体チップ長辺の長さを
９０００μｍとすると、半導体チップ・サイズは次式に
より得られる。
＝４３２１μｍ出力バッファ回路の両端から半導体チッ
プ端までの距離を８９．５μｍとすると、半導体チップ
短辺の長さは、４３２１μｍ＋（８９．５μｍ×２）＝
４５００μｍとなる。また、半導体チップ長辺の長さを
９０００μｍとすると、半導体チップ・サイズは次式に
より得られる。
【００２１】・半導体チップ・サイズ： ４．５ｍｍ×９．０ｍｍ＝４０．５０ｍｍ2 また、図４の第２の従来例の場合には、出力バッファ回
路と対応する出力用のパッド２とを配設した場合の短辺
方向のサイズは１５８μｍ、長辺方向のサイズは４０６
μｍであり、その他の入力保護回路８と対応する入力用
のパッド２とを配設した場合は、前述の第１の従来例と
同じで、短辺方向のサイズは２３３μｍ、長辺方向のサ
イズは１３８μｍである。従って上記条件より、短辺の
長さおよび長辺の長さと、半導体チップ・サイズは次式
により得られる。
路と対応する出力用のパッド２とを配設した場合の短辺
方向のサイズは１５８μｍ、長辺方向のサイズは４０６
μｍであり、その他の入力保護回路８と対応する入力用
のパッド２とを配設した場合は、前述の第１の従来例と
同じで、短辺方向のサイズは２３３μｍ、長辺方向のサ
イズは１３８μｍである。従って上記条件より、短辺の
長さおよび長辺の長さと、半導体チップ・サイズは次式
により得られる。
【００２２】・短辺の長さ： １５８μｍ×８＋２３３μｍ×９＋８９．５μｍ×２＝
３５４０μｍ ・長辺の長さ： ９０００μｍ＋（４０６μｍ−１３８μｍ）＝９２６８
μｍ ・半導体チップ・サイズ： ３．５４μｍ×９．２６８μｍ＝３２．８０ｍｍ2 次に、図２に示される本発明の第２の実施形態の場合に
は、出力バッファ回路と対応する出力用のパッド２とを
配設した場合の短辺方向のサイズは１５８μｍ、長辺方
向のサイズは２７８μｍであり、その他の入力保護回路
８と対応する入力用のパッド２とを配設した場合は、短
辺方向のサイズは１５８μｍ、長辺方向のサイズは２１
３μｍである。従って上記条件より、短辺の長さおよび
長辺の長さと、半導体チップ・サイズは次式により得ら
れる。
３５４０μｍ ・長辺の長さ： ９０００μｍ＋（４０６μｍ−１３８μｍ）＝９２６８
μｍ ・半導体チップ・サイズ： ３．５４μｍ×９．２６８μｍ＝３２．８０ｍｍ2 次に、図２に示される本発明の第２の実施形態の場合に
は、出力バッファ回路と対応する出力用のパッド２とを
配設した場合の短辺方向のサイズは１５８μｍ、長辺方
向のサイズは２７８μｍであり、その他の入力保護回路
８と対応する入力用のパッド２とを配設した場合は、短
辺方向のサイズは１５８μｍ、長辺方向のサイズは２１
３μｍである。従って上記条件より、短辺の長さおよび
長辺の長さと、半導体チップ・サイズは次式により得ら
れる。
【００２３】・短辺の長さ： １５８μｍ×８＋１５８μｍ×９＋８９．５μｍ×２＝
２８６５μｍ ・長辺方向サイズ： ９０００μｍ＋（２７８μｍ−１３８μｍ）×２＝９２
８０μｍ ・半導体チップ・サイズ： ２．８６５μｍ×９．２６８μｍ＝２６．５９ｍｍ2 即ち、本発明の第２の実施形態においては、半導体チッ
プ・サイズを、第１の従来例に対比しては３４．３％縮
小化することが可能となり、また第２の従来例に対比し
ても１８．９％縮小化することができる。
２８６５μｍ ・長辺方向サイズ： ９０００μｍ＋（２７８μｍ−１３８μｍ）×２＝９２
８０μｍ ・半導体チップ・サイズ： ２．８６５μｍ×９．２６８μｍ＝２６．５９ｍｍ2 即ち、本発明の第２の実施形態においては、半導体チッ
プ・サイズを、第１の従来例に対比しては３４．３％縮
小化することが可能となり、また第２の従来例に対比し
ても１８．９％縮小化することができる。
【００２４】
【発明の効果】以上説明したように、本発明は、出力バ
ッファ回路を形成するＰチャネルＭＯＳトランジスタお
よびＮチャネルＭＯＳトランジスタを、出力用のパッド
を挟んで、スクライブ側と内部回路側に配設することに
より、各パッド間の間隔を最小限の寸法に押さえること
が可能となり、当該パッドのピッチを縮小化することが
できるために、入出力端子数が増えた場合においても、
半導体チップ・サイズを有効に縮小化することができる
という効果がある。
ッファ回路を形成するＰチャネルＭＯＳトランジスタお
よびＮチャネルＭＯＳトランジスタを、出力用のパッド
を挟んで、スクライブ側と内部回路側に配設することに
より、各パッド間の間隔を最小限の寸法に押さえること
が可能となり、当該パッドのピッチを縮小化することが
できるために、入出力端子数が増えた場合においても、
半導体チップ・サイズを有効に縮小化することができる
という効果がある。
【００２５】また、上記のように、出力バッファ回路を
形成するＭＯＳトランジスタを配設することにより、入
出力端子数が同一の場合において、半導体チップ・サイ
ズを縮小化してゆくと、内部回路の小型化が図られても
パッドと出力バッファ回路によって半導体チップ・サイ
ズの縮小化にリミットが生じるという問題を排除するこ
とが可能となり、半導体チップ・サイズを有効に縮小化
することができるという効果がある。
形成するＭＯＳトランジスタを配設することにより、入
出力端子数が同一の場合において、半導体チップ・サイ
ズを縮小化してゆくと、内部回路の小型化が図られても
パッドと出力バッファ回路によって半導体チップ・サイ
ズの縮小化にリミットが生じるという問題を排除するこ
とが可能となり、半導体チップ・サイズを有効に縮小化
することができるという効果がある。
【００２６】更に、出力バッブァ回路を形成するＰチャ
ネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラン
ジスタの間に、対応する出力用のパッドが配設されてい
ることにより、これらのＭＯＳトランジスタ間の間隔を
適度にとることかできるために、ラッチアップの発生を
防止することができるとともに、半導体チップ・サイズ
の縮小化を図ることができるという効果がある。
ネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラン
ジスタの間に、対応する出力用のパッドが配設されてい
ることにより、これらのＭＯＳトランジスタ間の間隔を
適度にとることかできるために、ラッチアップの発生を
防止することができるとともに、半導体チップ・サイズ
の縮小化を図ることができるという効果がある。
【００２７】そして、入力保護回路および対応する入力
パッドをも併設する半導体チップに対しても、上記の出
力バッファ回路を形成するＭＯＳトランジスタを配設す
ることにより、当該半導体チップ・サイズの縮小化を図
ることができるという効果がある。
パッドをも併設する半導体チップに対しても、上記の出
力バッファ回路を形成するＭＯＳトランジスタを配設す
ることにより、当該半導体チップ・サイズの縮小化を図
ることができるという効果がある。
【図１】本発明の第１の実施形態における出力バッファ
回路の配設状態を示す部分レイアウト図である。
回路の配設状態を示す部分レイアウト図である。
【図２】本発明の第２の実施形態における出力バッファ
回路および入力保護回路の配設状態を示す部分レイアウ
ト図、および出力バッファ回路・入力保護回路単体の配
設状態を示すレイアウト図である。
回路および入力保護回路の配設状態を示す部分レイアウ
ト図、および出力バッファ回路・入力保護回路単体の配
設状態を示すレイアウト図である。
【図３】第１の従来例における出力バッファ回路および
入力保護回路の配設状態を示す部分レイアウト図、およ
び出力バッファ回路・入力保護回路単体の配設状態を示
すレイアウト図である。
入力保護回路の配設状態を示す部分レイアウト図、およ
び出力バッファ回路・入力保護回路単体の配設状態を示
すレイアウト図である。
【図４】第２の従来例における出力バッファ回路および
入力保護回路の配設状態を示す部分レイアウト図、およ
び出力バッファ回路・入力保護回路単体の配設状態を示
すレイアウト図である。
入力保護回路の配設状態を示す部分レイアウト図、およ
び出力バッファ回路・入力保護回路単体の配設状態を示
すレイアウト図である。
１ 半導体チップ ２ パッド ３ 内部ロジック回路 ４ 配線領域 ５ サブ配線 ６ ＰチャネルＭＯＳトランジスタ ７ ＮチャネルＭＯＳトランジスタ ８ 入力保護回路 ９ ゲート信号線
Claims (1)
- 【請求項１】 半導体チップのスクライブ領域側に配設
され、当該スクライブ領域に沿って設けられているサブ
配線により給電される第１種導電型電界効果トランジス
タと、 当該第１種導電型電界効果トランジスタに対応して、前
記半導体チップの内部回路領域側に配設される第２種導
電型電界効果トランジスタと、 前記第１種導電型電界効果トランジスタおよび第２種導
電型電界効果トランジスタの動作機能に対応して、これ
らの第１種および第２種の導電型電界効果トランジスタ
の間に、当該両導電型電界効果トランジスタに隣接して
接続されて配設されるパッドと、 を含む出力バッファ回路を、少なくとも１個以上前記半
導体チップの周辺に沿って配設するとともに、前記半導体チップのスクライブ領域側に配設され、当該
スクライブ領域に沿って設けられているサブ配線により
給電される入力保護回路と、 前記入力保護回路の動作機能に対応して、前記半導体チ
ップの内部回路領域側に、前記受信保護回路に隣接して
接続されて配設されるパッドと、 を含む入力回路を、少なくとも１個以上前記半導体チッ
プの周辺に沿って配設して 構成されることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09310660A JP3134829B2 (ja) | 1997-11-12 | 1997-11-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09310660A JP3134829B2 (ja) | 1997-11-12 | 1997-11-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145399A JPH11145399A (ja) | 1999-05-28 |
| JP3134829B2 true JP3134829B2 (ja) | 2001-02-13 |
Family
ID=18007930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09310660A Expired - Fee Related JP3134829B2 (ja) | 1997-11-12 | 1997-11-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134829B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2319081A2 (en) * | 2008-07-30 | 2011-05-11 | QUALCOMM Incorporated | Method and apparatus for forming i/o clusters in integrated circuits |
-
1997
- 1997-11-12 JP JP09310660A patent/JP3134829B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2319081A2 (en) * | 2008-07-30 | 2011-05-11 | QUALCOMM Incorporated | Method and apparatus for forming i/o clusters in integrated circuits |
| EP2319081B1 (en) * | 2008-07-30 | 2021-11-24 | QUALCOMM Incorporated | Method and apparatus for forming i/o clusters in integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11145399A (ja) | 1999-05-28 |
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