JPH0685217A - マスタースライス型半導体集積回路 - Google Patents
マスタースライス型半導体集積回路Info
- Publication number
- JPH0685217A JPH0685217A JP4232084A JP23208492A JPH0685217A JP H0685217 A JPH0685217 A JP H0685217A JP 4232084 A JP4232084 A JP 4232084A JP 23208492 A JP23208492 A JP 23208492A JP H0685217 A JPH0685217 A JP H0685217A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- cell
- channel
- transistor group
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 5
- 230000003071 parasitic effect Effects 0.000 description 17
- 238000009792 diffusion process Methods 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、マスタースライス型半導体集積回路
に関し、マスタースライス型の特徴を生かしＥＳＤ耐圧
特性、低ノイズ特性の向上を図る。 【構成】所定の論理動作を行う第１のセルに加え、ドレ
イン領域及び／又はソース領域が電源ライン、グラウン
ドラインと接続された第２のセルを備えた。
に関し、マスタースライス型の特徴を生かしＥＳＤ耐圧
特性、低ノイズ特性の向上を図る。 【構成】所定の論理動作を行う第１のセルに加え、ドレ
イン領域及び／又はソース領域が電源ライン、グラウン
ドラインと接続された第２のセルを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、静電耐圧特性、耐ノイ
ズ特性を向上させたマスタースライス型半導体集積回路
に関する。
ズ特性を向上させたマスタースライス型半導体集積回路
に関する。
【０００２】
【従来の技術】従来よりマスタースライス方式の半導体
集積回路が多用されている。このマスタースライス方式
とは、所定の構造の基本セルをあらかじめＬＳＩチップ
上に多数形成しておき、基本セル間の配線を追加するこ
とにより所望の動作を行う集積回路を完成させる方式を
いう。このマスタースライス方式では配線に関するマス
クパターンを作成するだけで種々の回路構成を実現させ
ることができ、少量多品種生産に向いている。
集積回路が多用されている。このマスタースライス方式
とは、所定の構造の基本セルをあらかじめＬＳＩチップ
上に多数形成しておき、基本セル間の配線を追加するこ
とにより所望の動作を行う集積回路を完成させる方式を
いう。このマスタースライス方式では配線に関するマス
クパターンを作成するだけで種々の回路構成を実現させ
ることができ、少量多品種生産に向いている。
【０００３】
【発明が解決しようとする課題】上記マスタースライス
方式の半導体集積回路においては、最終的に完成する回
路機能がどのようなものであっても、ある一定水準のＥ
ＳＤ耐圧特性（静電耐圧特性）および低ノイズ特性をス
ペックとして保証する必要がある。ところが、これらの
特性は電源ライン周りの寄生容量、寄生ダイオードに依
存する傾向があり、したがって、その回路機能を実現す
るために内部のトランジスタをどれだけ使用するかとい
うことに依存し、一定水準の特性を常に満足することが
難しいという問題がある。
方式の半導体集積回路においては、最終的に完成する回
路機能がどのようなものであっても、ある一定水準のＥ
ＳＤ耐圧特性（静電耐圧特性）および低ノイズ特性をス
ペックとして保証する必要がある。ところが、これらの
特性は電源ライン周りの寄生容量、寄生ダイオードに依
存する傾向があり、したがって、その回路機能を実現す
るために内部のトランジスタをどれだけ使用するかとい
うことに依存し、一定水準の特性を常に満足することが
難しいという問題がある。
【０００４】これを解決するために、電源ライン、グラ
ウンドラインに上記の特性の改善を目的としたフィール
ドトランジスタ等を備えることが考えられている。しか
し、このようなフィールドトランジスタ等を備えると、
その周囲の回路構成によっては、目的とした上記ＥＳＤ
耐圧特性の向上や低ノイズ特性の向上は図れるものの、
ラッチアップ耐圧が下がる可能性がある。また、これら
フィールドトランジスタを備えるためにチップ上に余分
な面積が必要となる。
ウンドラインに上記の特性の改善を目的としたフィール
ドトランジスタ等を備えることが考えられている。しか
し、このようなフィールドトランジスタ等を備えると、
その周囲の回路構成によっては、目的とした上記ＥＳＤ
耐圧特性の向上や低ノイズ特性の向上は図れるものの、
ラッチアップ耐圧が下がる可能性がある。また、これら
フィールドトランジスタを備えるためにチップ上に余分
な面積が必要となる。
【０００５】本発明は、上記事情に鑑み、マスタースラ
イス方式の特徴を生かし、ＥＳＤ特性、低ノイズ特性の
向上を図ったマスタースライス型半導体集積回路を提供
することを目的とする。
イス方式の特徴を生かし、ＥＳＤ特性、低ノイズ特性の
向上を図ったマスタースライス型半導体集積回路を提供
することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成する本発
明のマスタースライス型半導体集積回路は、所定の論理
動作を行う第１のセルと、Ｐチャンネルトランジスタの
ドレイン領域及び／又はソース領域が電源ラインと接続
され、及び／又は、Ｎチャンネルトランジスタのドレイ
ン領域及び／又はソース領域がグラウンドラインと接続
された第２のセルとを有することを特徴とするものであ
る。
明のマスタースライス型半導体集積回路は、所定の論理
動作を行う第１のセルと、Ｐチャンネルトランジスタの
ドレイン領域及び／又はソース領域が電源ラインと接続
され、及び／又は、Ｎチャンネルトランジスタのドレイ
ン領域及び／又はソース領域がグラウンドラインと接続
された第２のセルとを有することを特徴とするものであ
る。
【０００７】ここで上記本発明のマスタースライス型半
導体集積回路において、上記第２のセルのＰチャンネル
トランジスタのゲート領域が該Ｐチャンネルトランジス
タのドレイン領域及び／又はソース領域とともに電源ラ
インと接続され、及び／又は、上記第２のセルのＮチャ
ンネルトランジスタのゲート領域が該Ｎチャンネルトラ
ンジスタのドレイン領域及び／又はソース領域とともに
グラウンドラインと接続されていてもよい。
導体集積回路において、上記第２のセルのＰチャンネル
トランジスタのゲート領域が該Ｐチャンネルトランジス
タのドレイン領域及び／又はソース領域とともに電源ラ
インと接続され、及び／又は、上記第２のセルのＮチャ
ンネルトランジスタのゲート領域が該Ｎチャンネルトラ
ンジスタのドレイン領域及び／又はソース領域とともに
グラウンドラインと接続されていてもよい。
【０００８】
【作用】マスタースライス型半導体集積回路は、上述し
たように所定の構造の基本セルをあらかじめＬＳＩチッ
プ上に多数形成しておき、基本セル間の配線を追加する
ことにより所望の動作を行う集積回路を完成させる方式
であるため、所定の回路機能を実現するために使用され
る基本セルと、その残りの使用されない基本セルがあ
る。所定の回路機能を実現するために使用された基本セ
ルについては、その基本セルは電源ライン、グラウンド
ラインと接続されており、従って、ＥＳＤ耐圧特性、低
ノイズ特性の向上についても寄生容量、寄生ダイオード
の形で寄与することとなるが、所定の回路機能の実現の
ために使用されない基本セルについては従来は何らの有
効活用も図られていなかった。
たように所定の構造の基本セルをあらかじめＬＳＩチッ
プ上に多数形成しておき、基本セル間の配線を追加する
ことにより所望の動作を行う集積回路を完成させる方式
であるため、所定の回路機能を実現するために使用され
る基本セルと、その残りの使用されない基本セルがあ
る。所定の回路機能を実現するために使用された基本セ
ルについては、その基本セルは電源ライン、グラウンド
ラインと接続されており、従って、ＥＳＤ耐圧特性、低
ノイズ特性の向上についても寄生容量、寄生ダイオード
の形で寄与することとなるが、所定の回路機能の実現の
ために使用されない基本セルについては従来は何らの有
効活用も図られていなかった。
【０００９】本発明は、この点に着目し、所定の回路機
能の実現のために使用されない基本セルについてもＥＳ
Ｄ耐圧特性、低ノイズ特性の向上に役立てることとした
ものである。即ち、本発明のマスタースライス型半導体
集積回路は、所定の回路機能実現のための上記第１のセ
ルに加え、ドレイン領域及び／又はソース領域（さらに
ゲート領域）が電源ライン、グラウンドラインに接続さ
れた第２のセルを供えたものであるため、この第２のセ
ルは所定の回路機能の実現のためには無用であるがその
寄生容量、寄生ダイオードがＥＳＤ耐圧特性、低ノイズ
特性の向上に役立てられ、これらの特性の向上が図られ
た半導体集積回路が実現する。尚、寄生容量、寄生ダイ
オードとして利用するセルはもともと本来の回路動作用
に設けられたものであるため、これを寄生容量、寄生ダ
イオードとして利用したとしてもラッチアップ耐圧の低
下等を招くことはない。
能の実現のために使用されない基本セルについてもＥＳ
Ｄ耐圧特性、低ノイズ特性の向上に役立てることとした
ものである。即ち、本発明のマスタースライス型半導体
集積回路は、所定の回路機能実現のための上記第１のセ
ルに加え、ドレイン領域及び／又はソース領域（さらに
ゲート領域）が電源ライン、グラウンドラインに接続さ
れた第２のセルを供えたものであるため、この第２のセ
ルは所定の回路機能の実現のためには無用であるがその
寄生容量、寄生ダイオードがＥＳＤ耐圧特性、低ノイズ
特性の向上に役立てられ、これらの特性の向上が図られ
た半導体集積回路が実現する。尚、寄生容量、寄生ダイ
オードとして利用するセルはもともと本来の回路動作用
に設けられたものであるため、これを寄生容量、寄生ダ
イオードとして利用したとしてもラッチアップ耐圧の低
下等を招くことはない。
【００１０】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明にいう第２のセルの一例を表わした図であ
る。このセルは、２本のゲート１１，１２で互いに隔て
られた３つのＰチャンネルソースドレイン領域１３，１
４，１５と、ウェルコンタクト用のＮチャンネルの拡散
領域１６とがＮウェル１７に形成され、これによりＰチ
ャンネルトランジスタ群１０が構成されている。またこ
のＰチャンネルトランジスタ群１０に隣接して、２本の
ゲート２１，２２で隔てられた３つのＮチャンネルソー
スドレイン領域２３，２４，２５と、サブストレートコ
ンタクト用のＰチャンネルの拡散領域２６とが形成さ
れ、これによりＮチャンネルトランジスタ群２０が構成
されている。ここでは、これらＰチャンネルトランジス
タ群１０とＮチャンネルトランジスタ群２０とにより基
本セルが構成されている。
１は、本発明にいう第２のセルの一例を表わした図であ
る。このセルは、２本のゲート１１，１２で互いに隔て
られた３つのＰチャンネルソースドレイン領域１３，１
４，１５と、ウェルコンタクト用のＮチャンネルの拡散
領域１６とがＮウェル１７に形成され、これによりＰチ
ャンネルトランジスタ群１０が構成されている。またこ
のＰチャンネルトランジスタ群１０に隣接して、２本の
ゲート２１，２２で隔てられた３つのＮチャンネルソー
スドレイン領域２３，２４，２５と、サブストレートコ
ンタクト用のＰチャンネルの拡散領域２６とが形成さ
れ、これによりＮチャンネルトランジスタ群２０が構成
されている。ここでは、これらＰチャンネルトランジス
タ群１０とＮチャンネルトランジスタ群２０とにより基
本セルが構成されている。
【００１１】ここでＰチャンネルトランジスタ群１０、
Ｎチャンネルトランジスタ群２０を覆うように、図の左
右に電源ライン１８及びグラウンドライン２８が延びて
おり、Ｐチャンネルソースドレイン領域１３，１４，１
５及びウェルコンタクト用の拡散領域１６は電源ライン
１８と接続され、Ｎチャンネルソースドレイン領域２
３，２４，２５及びサブストレートコンタクト用の拡散
領域２６はグラウンドライン２８と接続されている。こ
のように所定の論理回路機能の実現には寄与しない基本
セルを本発明にいう第２のセルとして使用することによ
り、電源ライン、グラウンドラインに寄生容量、寄生ダ
イオードが付加され、これによりＥＳＤ耐圧特性、ノイ
ズ特性が向上する。
Ｎチャンネルトランジスタ群２０を覆うように、図の左
右に電源ライン１８及びグラウンドライン２８が延びて
おり、Ｐチャンネルソースドレイン領域１３，１４，１
５及びウェルコンタクト用の拡散領域１６は電源ライン
１８と接続され、Ｎチャンネルソースドレイン領域２
３，２４，２５及びサブストレートコンタクト用の拡散
領域２６はグラウンドライン２８と接続されている。こ
のように所定の論理回路機能の実現には寄与しない基本
セルを本発明にいう第２のセルとして使用することによ
り、電源ライン、グラウンドラインに寄生容量、寄生ダ
イオードが付加され、これによりＥＳＤ耐圧特性、ノイ
ズ特性が向上する。
【００１２】図２は、入出力セルのうち外部との信号の
授受には用いられない入出力セルを本発明にいう第２の
セルの一例として用いた例を表わした図である。この入
出力セルは、外部との信号の授受のためのボンディング
ワイヤが接続されるパッド５０と隣接した位置に配置さ
れており、Ｐチャンネルトランジスタ群１００とＮチャ
ンネルトランジスタ群２００により構成されている。こ
のＰチャンネルトランジスタ群１００のゲート電極１０
２により分離されたＰチャンネルソースドレイン領域１
０４，１０４，…，１０４、及びこれらゲート電極１０
２及びＰチャンネルソースドレイン領域１０４，１０
４，…，１０４を取り巻くウェルコンタクト用拡散領域
１０６は、電源ライン１１０に接続されている。またＮ
チャンネルトランジスタ群２００のゲート電極２０２に
分離されたＮチャンネルソースドレイン領域２０４，２
０４，…，２０４、及びこれらゲート電極２０２及びＮ
チャンネルソースドレイン領域２０４，２０４，…，２
０４を取り巻くサブストレートコンタクト用拡散領域２
０６はグラウンドライン２１０に接続されている。この
ように、この入出力セルが本発明にいう第２のセルとし
て使用され、寄生容量、寄生ダイオードによりＥＳＤ耐
圧特性、低ノイズ特性の向上が図られる。
授受には用いられない入出力セルを本発明にいう第２の
セルの一例として用いた例を表わした図である。この入
出力セルは、外部との信号の授受のためのボンディング
ワイヤが接続されるパッド５０と隣接した位置に配置さ
れており、Ｐチャンネルトランジスタ群１００とＮチャ
ンネルトランジスタ群２００により構成されている。こ
のＰチャンネルトランジスタ群１００のゲート電極１０
２により分離されたＰチャンネルソースドレイン領域１
０４，１０４，…，１０４、及びこれらゲート電極１０
２及びＰチャンネルソースドレイン領域１０４，１０
４，…，１０４を取り巻くウェルコンタクト用拡散領域
１０６は、電源ライン１１０に接続されている。またＮ
チャンネルトランジスタ群２００のゲート電極２０２に
分離されたＮチャンネルソースドレイン領域２０４，２
０４，…，２０４、及びこれらゲート電極２０２及びＮ
チャンネルソースドレイン領域２０４，２０４，…，２
０４を取り巻くサブストレートコンタクト用拡散領域２
０６はグラウンドライン２１０に接続されている。この
ように、この入出力セルが本発明にいう第２のセルとし
て使用され、寄生容量、寄生ダイオードによりＥＳＤ耐
圧特性、低ノイズ特性の向上が図られる。
【００１３】尚上記実施例ではゲート領域は電源ライ
ン、グラウンドラインに接続されていないが、ゲート領
域についても、ソースドレイン領域とともに電源ライ
ン、グラウンドラインに接続してもよい。この場合さら
に寄生容量が付加される。
ン、グラウンドラインに接続されていないが、ゲート領
域についても、ソースドレイン領域とともに電源ライ
ン、グラウンドラインに接続してもよい。この場合さら
に寄生容量が付加される。
【００１４】
【発明の効果】以上説明したように、本発明のマスター
スライス型半導体集積回路は、所定の論理動作を行う第
１のセルに加え、ドレイン領域及び／又はソース領域が
電源ライン、グラウンドラインと接続された第２のセル
を備えたため、電源ライン、グラウンドラインに寄生容
量、寄生ダイオードが付加され、ＥＳＤ耐圧特性、低ノ
イズ特性の改善が図られる。
スライス型半導体集積回路は、所定の論理動作を行う第
１のセルに加え、ドレイン領域及び／又はソース領域が
電源ライン、グラウンドラインと接続された第２のセル
を備えたため、電源ライン、グラウンドラインに寄生容
量、寄生ダイオードが付加され、ＥＳＤ耐圧特性、低ノ
イズ特性の改善が図られる。
【図１】本発明にいう第２のセルの一例を表わした図で
ある。
ある。
【図２】外部との信号の授受には用いられない入出力セ
ルを本発明にいう第２のセルの一例として用いた例を表
わした図である。
ルを本発明にいう第２のセルの一例として用いた例を表
わした図である。
１０，１００ Ｐチャンネルトランジスタ群 １１，１２，２１，２２，１０２，２０２ ゲート電
極 １３，１４，１５，１０４ Ｐチャンネルソースドレ
イン領域 １６，１０６ ウェルコンタクト用拡散領域 １８，１１０ 電源ライン ２０，２００ Ｎチャンネルトランジスタ群 ２３，２４，２５，２０４ Ｎチャンネルソースドレ
イン領域 ２６，２０６ サブストレート用拡散領域 ２８，２１０ グラウンドライン
極 １３，１４，１５，１０４ Ｐチャンネルソースドレ
イン領域 １６，１０６ ウェルコンタクト用拡散領域 １８，１１０ 電源ライン ２０，２００ Ｎチャンネルトランジスタ群 ２３，２４，２５，２０４ Ｎチャンネルソースドレ
イン領域 ２６，２０６ サブストレート用拡散領域 ２８，２１０ グラウンドライン
Claims (2)
- 【請求項１】 所定の論理動作を行う第１のセルと、Ｐ
チャンネルトランジスタのドレイン領域及び／又はソー
ス領域が電源ラインと接続され、及び／又は、Ｎチャン
ネルトランジスタのドレイン領域及び／又はソース領域
がグラウンドラインと接続された第２のセルとを有する
ことを特徴とするマスタースライス型半導体集積回路。 - 【請求項２】 前記第２のセルのＰチャンネルトランジ
スタのゲート領域が該Ｐチャンネルトランジスタのドレ
イン領域及び／又はソース領域とともに電源ラインと接
続され、及び／又は、前記第２のセルのＮチャンネルト
ランジスタのゲート領域が該Ｎチャンネルトランジスタ
のドレイン領域及び／又はソース領域とともにグラウン
ドラインと接続されてなることを特徴とする請求項１記
載のマスタースライス型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232084A JPH0685217A (ja) | 1992-08-31 | 1992-08-31 | マスタースライス型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232084A JPH0685217A (ja) | 1992-08-31 | 1992-08-31 | マスタースライス型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685217A true JPH0685217A (ja) | 1994-03-25 |
Family
ID=16933751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4232084A Withdrawn JPH0685217A (ja) | 1992-08-31 | 1992-08-31 | マスタースライス型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685217A (ja) |
-
1992
- 1992-08-31 JP JP4232084A patent/JPH0685217A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4733288A (en) | Gate-array chip | |
| JP3228583B2 (ja) | 半導体集積回路装置 | |
| US7638821B2 (en) | Integrated circuit incorporating decoupling capacitor under power and ground lines | |
| US20020020878A1 (en) | Semiconductor integrated circuit and method of manufacturing the same | |
| US6140682A (en) | Self protected stacked NMOS with non-silicided region to protect mixed-voltage I/O pad from ESD damage | |
| US5087955A (en) | Input-output circuit of reduced device area for semicustom semiconductor integrated circuit | |
| JPH0758734B2 (ja) | 絶縁ゲ−ト型セミカスタム集積回路 | |
| KR100223352B1 (ko) | 반도체 집적 회로 장치 | |
| JPH11261011A (ja) | 半導体集積回路装置の保護回路 | |
| JPS6161437A (ja) | 半導体集積回路装置 | |
| KR940004455B1 (ko) | Cmos 반도체 집적 회로 장치 | |
| JPH09102551A (ja) | 半導体装置 | |
| JPH0685217A (ja) | マスタースライス型半導体集積回路 | |
| EP0114382B1 (en) | Mos semiconductor device having a fet and a metal wiring layer | |
| JPS5856354A (ja) | マスタ−スライスｌｓｉ | |
| US6420774B1 (en) | Low junction capacitance semiconductor structure and I/O buffer | |
| JPS63160241A (ja) | スタンダ−ドセル方式の半導体集積回路 | |
| JPH0566737B2 (ja) | ||
| JP3010911B2 (ja) | 半導体装置 | |
| JPH0532908B2 (ja) | ||
| JPH0218960A (ja) | 相補型クロックドナンド回路 | |
| JPH08186176A (ja) | 半導体集積回路装置 | |
| JPH113934A (ja) | 半導体集積回路 | |
| KR20010059851A (ko) | 디커플링 커패시터 구조를 갖는 반도체소자 | |
| JPH0513542B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |