JPH113934A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH113934A JPH113934A JP9153584A JP15358497A JPH113934A JP H113934 A JPH113934 A JP H113934A JP 9153584 A JP9153584 A JP 9153584A JP 15358497 A JP15358497 A JP 15358497A JP H113934 A JPH113934 A JP H113934A
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Abstract
(57)【要約】
【課題】トランジスタ間の素子分離が、素子分離領域に
設けられたシールド配線層（シールドポリ）によって確
実に行えるとともに、パターンレイアウトの自由度を増
やし、さらにパターンレイアウトに必要なチップエリア
を縮小することができる半導体集積回路を提供する。 【解決手段】フィールド酸化膜上に設けられたシールド
配線層７の電位を基板電位又はウェルと同電位にせずに
異なる固定電位（電源電圧ＶCC）にすることにより、ま
たＭＩＳトランジスタＭ１、Ｍ２間が異なる電位のとき
に、上記フィールド酸化膜部に形成される寄生ＭＯＳト
ランジスタがオンしない電位となる変動電位をシールド
配線層７にバイアスすることにより、配線層９から生じ
る電界をシールドする。
設けられたシールド配線層（シールドポリ）によって確
実に行えるとともに、パターンレイアウトの自由度を増
やし、さらにパターンレイアウトに必要なチップエリア
を縮小することができる半導体集積回路を提供する。 【解決手段】フィールド酸化膜上に設けられたシールド
配線層７の電位を基板電位又はウェルと同電位にせずに
異なる固定電位（電源電圧ＶCC）にすることにより、ま
たＭＩＳトランジスタＭ１、Ｍ２間が異なる電位のとき
に、上記フィールド酸化膜部に形成される寄生ＭＯＳト
ランジスタがオンしない電位となる変動電位をシールド
配線層７にバイアスすることにより、配線層９から生じ
る電界をシールドする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上の素
子分離領域に、素子分離を完全に行う目的で設けられた
配線層を有する半導体集積回路に関するものである。
子分離領域に、素子分離を完全に行う目的で設けられた
配線層を有する半導体集積回路に関するものである。
【０００２】
【従来の技術】以下に図４、図５及び図６を用いて上記
半導体集積回路に関する従来の技術について説明する。
なお半導体基板には、ｐ形半導体基板が用いられるもの
とする。
半導体集積回路に関する従来の技術について説明する。
なお半導体基板には、ｐ形半導体基板が用いられるもの
とする。
【０００３】フラッシュメモリなどの高電圧を用いる上
記半導体集積回路（ＬＳＩ）では、図４に示すようなト
ランジスタＭ１０、Ｍ１１において、半導体基板が０
Ｖ、ゲート１０が２５Ｖ、ソース１１とドレイン１２が
０Ｖ、さらにソース１３とドレイン１４が２０Ｖという
ようなバイアス関係になると、上記ゲート１０の下の半
導体基板表面に反転層が形成され、ゲート１０の配線層
に沿ってチャネルができる。このため、トランジスタＭ
１０のソース１１、ドレイン１２と、トランジスタＭ１
１のソース１３、ドレイン１４がショートしてしまうと
いう問題点があった。
記半導体集積回路（ＬＳＩ）では、図４に示すようなト
ランジスタＭ１０、Ｍ１１において、半導体基板が０
Ｖ、ゲート１０が２５Ｖ、ソース１１とドレイン１２が
０Ｖ、さらにソース１３とドレイン１４が２０Ｖという
ようなバイアス関係になると、上記ゲート１０の下の半
導体基板表面に反転層が形成され、ゲート１０の配線層
に沿ってチャネルができる。このため、トランジスタＭ
１０のソース１１、ドレイン１２と、トランジスタＭ１
１のソース１３、ドレイン１４がショートしてしまうと
いう問題点があった。
【０００４】そこで、これらトランジスタＭ１０とトラ
ンジスタＭ１１の間のショートを防止するために、次の
ような構造が用いられている。図５は、従来の半導体集
積回路に搭載されたトランジスタ及びトランジスタを分
離する素子分離領域の構造を示す平面図である。図６
は、この平面図中のＢ−Ｂ′の断面図である。
ンジスタＭ１１の間のショートを防止するために、次の
ような構造が用いられている。図５は、従来の半導体集
積回路に搭載されたトランジスタ及びトランジスタを分
離する素子分離領域の構造を示す平面図である。図６
は、この平面図中のＢ−Ｂ′の断面図である。
【０００５】ポリシリコン等からなる上記ゲート１０を
２つのトランジスタＭ１０、Ｍ１１の間で切り離し、ゲ
ート１０ａとゲート１０ｂに分離する。分離したゲート
１０ａとゲート１０ｂの間に、ポリシリコン等からなる
シールド配線層１５を通し、このシールド配線層１５を
半導体基板Ｐ２と同電位にバイアスする。
２つのトランジスタＭ１０、Ｍ１１の間で切り離し、ゲ
ート１０ａとゲート１０ｂに分離する。分離したゲート
１０ａとゲート１０ｂの間に、ポリシリコン等からなる
シールド配線層１５を通し、このシールド配線層１５を
半導体基板Ｐ２と同電位にバイアスする。
【０００６】また、分離したゲート１０ａとゲート１０
ｂの間は、上記シールド配線層１５の上に、層間絶縁膜
１７を介してＡｌ等からなる配線層１８を設けて接続す
る。また、このｐ形半導体基板Ｐ２は、図６に示すよう
な配線層１９により０Ｖにバイアスされており、上記シ
ールド配線層１５をｐ形半導体基板Ｐ２と同電位にする
ために、このような配線層１９に接続されている。以上
説明したような構造は、従来からよく用いられている。
なお、以降では上記シールド配線層１５をシールドポリ
１５と記述する。
ｂの間は、上記シールド配線層１５の上に、層間絶縁膜
１７を介してＡｌ等からなる配線層１８を設けて接続す
る。また、このｐ形半導体基板Ｐ２は、図６に示すよう
な配線層１９により０Ｖにバイアスされており、上記シ
ールド配線層１５をｐ形半導体基板Ｐ２と同電位にする
ために、このような配線層１９に接続されている。以上
説明したような構造は、従来からよく用いられている。
なお、以降では上記シールド配線層１５をシールドポリ
１５と記述する。
【０００７】
【発明が解決しようとする課題】ところが、上記シール
ドポリ１５をバイアスするための半導体基板Ｐ２と同電
位の上記配線層１９が上記トランジスタＭ１０、Ｍ１１
の近くに存在していない場合がある。
ドポリ１５をバイアスするための半導体基板Ｐ２と同電
位の上記配線層１９が上記トランジスタＭ１０、Ｍ１１
の近くに存在していない場合がある。
【０００８】特に、半導体メモリの場合、一般の周辺回
路であればパターンがさほど密集していないため、半導
体基板Ｐ２と同電位の配線層１９が近くに存在していな
くても、パターンを引き回すことは困難ではない。
路であればパターンがさほど密集していないため、半導
体基板Ｐ２と同電位の配線層１９が近くに存在していな
くても、パターンを引き回すことは困難ではない。
【０００９】しかしながら、ロウデコーダなどのパター
ンが密集しているところでは、半導体基板Ｐ２と同電位
の配線層１９が近くに存在していない場合、パターンを
通すためのスペースに余裕がなく、パターンを引き回す
ことは困難である。したがって、半導体基板Ｐ２と同電
位にバイアスされたシールドポリ１５を形成しようとし
た場合、チップ全体の面積（チップサイズ）が大きくな
ってしまう。
ンが密集しているところでは、半導体基板Ｐ２と同電位
の配線層１９が近くに存在していない場合、パターンを
通すためのスペースに余裕がなく、パターンを引き回す
ことは困難である。したがって、半導体基板Ｐ２と同電
位にバイアスされたシールドポリ１５を形成しようとし
た場合、チップ全体の面積（チップサイズ）が大きくな
ってしまう。
【００１０】すなわち、半導体基板と同電位の配線が近
くにない場合、半導体基板Ｐ２と同電位の配線層からパ
ターンを通すために必要な半導体基板上のエリアが増大
し、チップサイズが大きくなってしまう。
くにない場合、半導体基板Ｐ２と同電位の配線層からパ
ターンを通すために必要な半導体基板上のエリアが増大
し、チップサイズが大きくなってしまう。
【００１１】そこで本発明は、上記課題に鑑みてなされ
たものであり、トランジスタ間の素子分離が、素子分離
領域に設けられたシールド配線層（シールドポリ）によ
って確実に行えるとともに、パターンレイアウトの自由
度を増やし、さらにパターンレイアウトに必要なチップ
エリアを縮小することができる半導体集積回路を提供す
ることを目的とする。
たものであり、トランジスタ間の素子分離が、素子分離
領域に設けられたシールド配線層（シールドポリ）によ
って確実に行えるとともに、パターンレイアウトの自由
度を増やし、さらにパターンレイアウトに必要なチップ
エリアを縮小することができる半導体集積回路を提供す
ることを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の半導体集積回路は、半導体基板も
しくは半導体基板上のウェルの中に形成された拡散領域
と、この拡散領域を分離する素子分離領域を有する半導
体集積回路であって、上記拡散領域の間の上記素子分離
領域上に、この素子分離領域に形成される寄生ＭＯＳト
ランジスタのしきい値電圧未満で、かつ上記半導体基板
の電位及び上記ウェルの電位とは異なる固定電位がバイ
アスされた配線層を具備することを特徴とする。
に、請求項１に記載の半導体集積回路は、半導体基板も
しくは半導体基板上のウェルの中に形成された拡散領域
と、この拡散領域を分離する素子分離領域を有する半導
体集積回路であって、上記拡散領域の間の上記素子分離
領域上に、この素子分離領域に形成される寄生ＭＯＳト
ランジスタのしきい値電圧未満で、かつ上記半導体基板
の電位及び上記ウェルの電位とは異なる固定電位がバイ
アスされた配線層を具備することを特徴とする。
【００１３】また、請求項２に記載の半導体集積回路
は、半導体基板上のｐ形領域もしくはｎ形領域のそれぞ
れの中に形成されたｎもしくはｐの拡散領域と、この拡
散領域を分離する素子分離領域を有する半導体集積回路
であって、上記拡散領域の間の上記素子分離領域上に、
この素子分離領域に形成される寄生ＭＯＳトランジスタ
のしきい値電圧未満で、かつ上記ｐ形領域もしくはｎ形
領域の電位とは異なる固定電位がバイアスされた配線層
を具備することを特徴とする。
は、半導体基板上のｐ形領域もしくはｎ形領域のそれぞ
れの中に形成されたｎもしくはｐの拡散領域と、この拡
散領域を分離する素子分離領域を有する半導体集積回路
であって、上記拡散領域の間の上記素子分離領域上に、
この素子分離領域に形成される寄生ＭＯＳトランジスタ
のしきい値電圧未満で、かつ上記ｐ形領域もしくはｎ形
領域の電位とは異なる固定電位がバイアスされた配線層
を具備することを特徴とする。
【００１４】また、さらに請求項３に記載の半導体集積
回路は、請求項１又は２に記載の構成において、上記固
定電位がこの半導体集積回路の電源電圧であることを特
徴とする。
回路は、請求項１又は２に記載の構成において、上記固
定電位がこの半導体集積回路の電源電圧であることを特
徴とする。
【００１５】また、請求項４に記載の半導体集積回路
は、半導体基板もしくは半導体基板上のウェルの中に形
成された拡散領域と、この拡散領域を分離する素子分離
領域を有する半導体集積回路であって、上記拡散領域の
間の上記素子分離領域上に、上記拡散領域の間に電位差
があるときは、少なくとも上記素子分離領域に形成され
る寄生ＭＯＳトランジスタのしきい値電圧未満の電位と
なる変動電位がバイアスされた配線層を具備することを
特徴とする。
は、半導体基板もしくは半導体基板上のウェルの中に形
成された拡散領域と、この拡散領域を分離する素子分離
領域を有する半導体集積回路であって、上記拡散領域の
間の上記素子分離領域上に、上記拡散領域の間に電位差
があるときは、少なくとも上記素子分離領域に形成され
る寄生ＭＯＳトランジスタのしきい値電圧未満の電位と
なる変動電位がバイアスされた配線層を具備することを
特徴とする。
【００１６】また、請求項５に記載の半導体集積回路
は、半導体基板上のｐ形領域もしくはｎ形領域のそれぞ
れの中に形成されたｎもしくはｐの拡散領域と、この拡
散領域を分離する素子分離領域を有する半導体集積回路
であって、上記拡散領域の間の上記素子分離領域上に、
上記拡散領域の間に電位差があるときは、少なくとも上
記素子分離領域に形成される寄生ＭＯＳトランジスタの
しきい値電圧未満の電位となる変動電位がバイアスされ
た配線層を具備することを特徴とする。
は、半導体基板上のｐ形領域もしくはｎ形領域のそれぞ
れの中に形成されたｎもしくはｐの拡散領域と、この拡
散領域を分離する素子分離領域を有する半導体集積回路
であって、上記拡散領域の間の上記素子分離領域上に、
上記拡散領域の間に電位差があるときは、少なくとも上
記素子分離領域に形成される寄生ＭＯＳトランジスタの
しきい値電圧未満の電位となる変動電位がバイアスされ
た配線層を具備することを特徴とする。
【００１７】また、さらに請求項６に記載の半導体集積
回路は、請求項１乃至５のいずれかに記載の構成におい
て、上記拡散領域が上記半導体基板上に形成されるＭＩ
Ｓトランジスタのソース、ドレイン領域であり、上記素
子分離領域により分離された互いに隣接する拡散領域は
それぞれゲートを共有する互いに異なるＭＩＳトランジ
スタのソース、ドレイン領域であることを特徴とする。
回路は、請求項１乃至５のいずれかに記載の構成におい
て、上記拡散領域が上記半導体基板上に形成されるＭＩ
Ｓトランジスタのソース、ドレイン領域であり、上記素
子分離領域により分離された互いに隣接する拡散領域は
それぞれゲートを共有する互いに異なるＭＩＳトランジ
スタのソース、ドレイン領域であることを特徴とする。
【００１８】すなわち、本発明の半導体集積回路におい
ては、素子分離領域上に設けられたシールド配線層の電
位を基板電位又はウェルと同電位にせずに異なる固定電
位にすることにより、またトランジスタ間が異なる電位
のときに、上記素子分離領域に形成される寄生ＭＯＳト
ランジスタがオンしない電位となる変動電位をシールド
配線層にバイアスすることにより、ゲート配線層から生
じる電界がシールドされて、トランジスタ間の素子分離
が確実に行えるとともに、パターンレイアウトの自由度
を増やし、さらにパターンレイアウトに必要なチップエ
リアを縮小する。
ては、素子分離領域上に設けられたシールド配線層の電
位を基板電位又はウェルと同電位にせずに異なる固定電
位にすることにより、またトランジスタ間が異なる電位
のときに、上記素子分離領域に形成される寄生ＭＯＳト
ランジスタがオンしない電位となる変動電位をシールド
配線層にバイアスすることにより、ゲート配線層から生
じる電界がシールドされて、トランジスタ間の素子分離
が確実に行えるとともに、パターンレイアウトの自由度
を増やし、さらにパターンレイアウトに必要なチップエ
リアを縮小する。
【００１９】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態の半導体集積回路について説明する。図１
は、この半導体集積回路に搭載されたトランジスタ及び
これらトランジスタを分離する素子分離領域の構造を示
す平面図である。図２は、この平面図中のＡ−Ａ′の断
面図である。さらに図３は、図１に示すトランジスタの
回路図である。
実施の形態の半導体集積回路について説明する。図１
は、この半導体集積回路に搭載されたトランジスタ及び
これらトランジスタを分離する素子分離領域の構造を示
す平面図である。図２は、この平面図中のＡ−Ａ′の断
面図である。さらに図３は、図１に示すトランジスタの
回路図である。
【００２０】上述したように、この構造は従来からよく
用いられており、次のような構造になっている。なお、
上記トランジスタはＰ形半導体基板Ｐ１に形成されるも
のとする。
用いられており、次のような構造になっている。なお、
上記トランジスタはＰ形半導体基板Ｐ１に形成されるも
のとする。
【００２１】図１に示すように、素子形成領域Ｒ１に設
けられたゲート１ａ、ソース２、及びドレイン３により
ＭＩＳトランジスタＭ１が形成されている。また、素子
形成領域Ｒ２に設けられたゲート１ｂ、ソース４、及び
ドレイン５によりＭＩＳトランジスタＭ２が形成されて
いる。そして、上記ＭＩＳトランジスタＭ１とＭ２は隣
接して配置されており、ゲート１ａとゲート１ｂは同一
の配線上に形成されている。
けられたゲート１ａ、ソース２、及びドレイン３により
ＭＩＳトランジスタＭ１が形成されている。また、素子
形成領域Ｒ２に設けられたゲート１ｂ、ソース４、及び
ドレイン５によりＭＩＳトランジスタＭ２が形成されて
いる。そして、上記ＭＩＳトランジスタＭ１とＭ２は隣
接して配置されており、ゲート１ａとゲート１ｂは同一
の配線上に形成されている。
【００２２】上記ゲート１ａとゲート１ｂは、例えばポ
リシリコン等からなり、２つのＭＩＳトランジスタＭ１
とＭＩＳトランジスタＭ２の間のフィールド酸化膜（素
子分離領域）６上で分離され、所定の間隔をもって配置
されている。
リシリコン等からなり、２つのＭＩＳトランジスタＭ１
とＭＩＳトランジスタＭ２の間のフィールド酸化膜（素
子分離領域）６上で分離され、所定の間隔をもって配置
されている。
【００２３】さらに、分離されたゲート１ａとゲート１
ｂの間には、例えばポリシリコン等からなるシールド配
線層７が形成されている。そして、このシールド配線層
７は本半導体集積回路の電源電圧ＶCC、例えば約３Ｖ〜
５Ｖの範囲内の固定電圧にバイアスされている。
ｂの間には、例えばポリシリコン等からなるシールド配
線層７が形成されている。そして、このシールド配線層
７は本半導体集積回路の電源電圧ＶCC、例えば約３Ｖ〜
５Ｖの範囲内の固定電圧にバイアスされている。
【００２４】また、上記ゲート１ａとゲート１ｂ及びシ
ールド配線層７を含む全面には、層間絶縁膜８が形成さ
れ、さらにこの層間絶縁膜８上にはゲート１ａとゲート
１ｂとを接続する配線層（例えばＡｌ）９が設けられて
いる。なお、以降では同様に上記シールド配線層７をシ
ールドポリ７と記述する。
ールド配線層７を含む全面には、層間絶縁膜８が形成さ
れ、さらにこの層間絶縁膜８上にはゲート１ａとゲート
１ｂとを接続する配線層（例えばＡｌ）９が設けられて
いる。なお、以降では同様に上記シールド配線層７をシ
ールドポリ７と記述する。
【００２５】このような構成を有する半導体集積回路で
は、上記シールドポリ７の下のバンドの曲がり方はシー
ルドポリ７の電位により決定される。このため、フィー
ルド酸化膜（素子分離領域）６の部分に形成される寄生
トランジスタ（以下フィールドトランジスタと記す）の
しきい値電圧よりシールドポリ７の電位が低ければ、こ
のフィールドトランジスタがオンすることはない。上記
フィールド酸化膜６は膜厚が厚いので、このフィールド
酸化膜６の下の半導体基板Ｐ１表面に反転層が形成され
るには高い電圧、例えば１５Ｖ程度の電圧が必要であ
る。
は、上記シールドポリ７の下のバンドの曲がり方はシー
ルドポリ７の電位により決定される。このため、フィー
ルド酸化膜（素子分離領域）６の部分に形成される寄生
トランジスタ（以下フィールドトランジスタと記す）の
しきい値電圧よりシールドポリ７の電位が低ければ、こ
のフィールドトランジスタがオンすることはない。上記
フィールド酸化膜６は膜厚が厚いので、このフィールド
酸化膜６の下の半導体基板Ｐ１表面に反転層が形成され
るには高い電圧、例えば１５Ｖ程度の電圧が必要であ
る。
【００２６】したがって、ＭＩＳトランジスタＭ１、Ｍ
２において、半導体基板Ｐ１が０Ｖ、ゲート１ａ、１ｂ
が２０Ｖ、ソース２とドレイン３が０Ｖ、さらにソース
４とドレイン５が２０Ｖというようなバイアス関係にな
った場合でも、上記シールドポリ７が３Ｖ〜５Ｖにバイ
アスされていれば、上記ゲート１ａ、１ｂを接続する配
線層９の電位が２０Ｖであっても、この配線層９から生
ずる電界はシールドポリ７の電位によってシールドされ
る。
２において、半導体基板Ｐ１が０Ｖ、ゲート１ａ、１ｂ
が２０Ｖ、ソース２とドレイン３が０Ｖ、さらにソース
４とドレイン５が２０Ｖというようなバイアス関係にな
った場合でも、上記シールドポリ７が３Ｖ〜５Ｖにバイ
アスされていれば、上記ゲート１ａ、１ｂを接続する配
線層９の電位が２０Ｖであっても、この配線層９から生
ずる電界はシールドポリ７の電位によってシールドされ
る。
【００２７】このため、上記フィールド酸化膜６の下の
半導体基板Ｐ１表面に反転層が形成されることはない。
すなわち、ＭＩＳトランジスタＭ１、Ｍ２間のフィール
ド酸化膜６の下に沿ってチャネルができることはない。
ゆえに、ＭＩＳトランジスタＭ１のソース２、ドレイン
３と、ＭＩＳトランジスタＭ２のソース４、ドレイン５
がショートすることはない。
半導体基板Ｐ１表面に反転層が形成されることはない。
すなわち、ＭＩＳトランジスタＭ１、Ｍ２間のフィール
ド酸化膜６の下に沿ってチャネルができることはない。
ゆえに、ＭＩＳトランジスタＭ１のソース２、ドレイン
３と、ＭＩＳトランジスタＭ２のソース４、ドレイン５
がショートすることはない。
【００２８】以上説明したようにこの実施の形態によれ
ば、素子分離領域に設けられた上記シールド配線層（シ
ールドポリ）の電位を基板又はウェルの電位と同電位に
せずに異なる固定電位、すなわち電源電圧ＶCCにするこ
とにより、高電圧がバイアスされるトランジスタ間の素
子分離が確実に行えるとともに、パターンレイアウトの
自由度を増やし、さらにパターンレイアウトに必要なチ
ップエリアを縮小することができる。
ば、素子分離領域に設けられた上記シールド配線層（シ
ールドポリ）の電位を基板又はウェルの電位と同電位に
せずに異なる固定電位、すなわち電源電圧ＶCCにするこ
とにより、高電圧がバイアスされるトランジスタ間の素
子分離が確実に行えるとともに、パターンレイアウトの
自由度を増やし、さらにパターンレイアウトに必要なチ
ップエリアを縮小することができる。
【００２９】また、半導体基板上のパターンが密集して
いる領域においても、シルードポリを容易に形成するこ
とができ、フィールド酸化膜（素子分離領域）の部分に
形成される寄生トランジスタがオンしてトランジスタ間
がショートするのを防止することができる。
いる領域においても、シルードポリを容易に形成するこ
とができ、フィールド酸化膜（素子分離領域）の部分に
形成される寄生トランジスタがオンしてトランジスタ間
がショートするのを防止することができる。
【００３０】次に、本発明の別の実施の形態の半導体集
積回路について説明する。上記実施の形態では、搭載さ
れるトランジスタ間のシールドポリ７の電位を電源電圧
ＶCCとしたが、この別の実施の形態の半導体集積回路は
上記シールドポリ７に、変動する信号線の電位をバイア
スするものであり、その他の構成については、上記実施
の形態と同様であるため、その説明は省略する。
積回路について説明する。上記実施の形態では、搭載さ
れるトランジスタ間のシールドポリ７の電位を電源電圧
ＶCCとしたが、この別の実施の形態の半導体集積回路は
上記シールドポリ７に、変動する信号線の電位をバイア
スするものであり、その他の構成については、上記実施
の形態と同様であるため、その説明は省略する。
【００３１】図１に示した上記実施の形態の半導体集積
回路において、ゲート１ａとゲート１ｂの間に形成され
るシールド配線層（シールドポリ）７を、所定の場合に
応じて所定電圧となる変動する信号線にバイアスする。
回路において、ゲート１ａとゲート１ｂの間に形成され
るシールド配線層（シールドポリ）７を、所定の場合に
応じて所定電圧となる変動する信号線にバイアスする。
【００３２】図１において、例えば上記ゲート１ａ、１
ｂが２０Ｖであり、ソース２、ドレイン３と、ソース
４、ドレイン５が異なる電位の場合は、フィールド酸化
膜６の部分に形成される寄生トランジスタ（フィールド
トランジスタ）をオフさせるのに十分な電圧が上記信号
線により上記シールドポリ７にバイアスされる。例え
ば、このときバイアスする電圧は、０Ｖ、３Ｖ又は５Ｖ
など、０Ｖ〜５Ｖの範囲の電圧である。
ｂが２０Ｖであり、ソース２、ドレイン３と、ソース
４、ドレイン５が異なる電位の場合は、フィールド酸化
膜６の部分に形成される寄生トランジスタ（フィールド
トランジスタ）をオフさせるのに十分な電圧が上記信号
線により上記シールドポリ７にバイアスされる。例え
ば、このときバイアスする電圧は、０Ｖ、３Ｖ又は５Ｖ
など、０Ｖ〜５Ｖの範囲の電圧である。
【００３３】このような構成を有する半導体集積回路で
は、上記実施の形態と同様に、上記シールドポリ７の下
のバンドの曲がり方はシールドポリ７の電位により決定
される。このため、フィールド酸化膜（素子分離領域）
６の部分に形成されるフィールドトランジスタのしきい
値電圧よりシールドポリ７の電位が低ければ、このフィ
ールドトランジスタがオンすることはない。上記フィー
ルド酸化膜６は膜厚が厚いので、このフィールド酸化膜
６の下の半導体基板Ｐ１表面に反転層が形成されるには
高い電圧、例えば１５Ｖ程度の電圧が必要である。
は、上記実施の形態と同様に、上記シールドポリ７の下
のバンドの曲がり方はシールドポリ７の電位により決定
される。このため、フィールド酸化膜（素子分離領域）
６の部分に形成されるフィールドトランジスタのしきい
値電圧よりシールドポリ７の電位が低ければ、このフィ
ールドトランジスタがオンすることはない。上記フィー
ルド酸化膜６は膜厚が厚いので、このフィールド酸化膜
６の下の半導体基板Ｐ１表面に反転層が形成されるには
高い電圧、例えば１５Ｖ程度の電圧が必要である。
【００３４】したがって、ＭＩＳトランジスタＭ１、Ｍ
２において、上記ゲート１ａ、１ｂが２０Ｖであり、ソ
ース２、ドレイン３と、ソース４、ドレイン５が異なる
電位の場合においては、上記シールドポリ７が０Ｖ〜５
Ｖの範囲内の電圧にバイアスされていれば、上記ゲート
１ａ、１ｂとを接続する配線層９の電位が２０Ｖであっ
ても、この配線層９から生ずる電界はシールドポリ７の
電位によってシールドされる。
２において、上記ゲート１ａ、１ｂが２０Ｖであり、ソ
ース２、ドレイン３と、ソース４、ドレイン５が異なる
電位の場合においては、上記シールドポリ７が０Ｖ〜５
Ｖの範囲内の電圧にバイアスされていれば、上記ゲート
１ａ、１ｂとを接続する配線層９の電位が２０Ｖであっ
ても、この配線層９から生ずる電界はシールドポリ７の
電位によってシールドされる。
【００３５】このため、上記フィールド酸化膜６の下の
半導体基板Ｐ１表面に反転層が形成されることはない。
すなわち、ＭＩＳトランジスタＭ１、Ｍ２間のフィール
ド酸化膜６の下に沿ってチャネルができることはない。
ゆえに、ＭＩＳトランジスタＭ１のソース２、ドレイン
３と、ＭＩＳトランジスタＭ２のソース４、ドレイン５
がショートすることはない。
半導体基板Ｐ１表面に反転層が形成されることはない。
すなわち、ＭＩＳトランジスタＭ１、Ｍ２間のフィール
ド酸化膜６の下に沿ってチャネルができることはない。
ゆえに、ＭＩＳトランジスタＭ１のソース２、ドレイン
３と、ＭＩＳトランジスタＭ２のソース４、ドレイン５
がショートすることはない。
【００３６】また、例えばゲート１ａ、１ｂが２０Ｖで
あり、ソース２、ドレイン３と、ソース４、ドレイン５
が同じ電位の場合は、この半導体集積回路が許容する範
囲内の電圧が、上記信号線により上記シールドポリ７に
バイアスされる。例えば、ここでは５Ｖより高い電圧で
許容される範囲内の電圧がバイアスされる。これは、た
とえフィールドトランジスタがオンしても、ソース２、
ドレイン３と、ソース４、ドレイン５が同じ電位である
ため、ソース２、ドレイン３と、ソース４、ドレイン５
の間に電流が流れないからである。
あり、ソース２、ドレイン３と、ソース４、ドレイン５
が同じ電位の場合は、この半導体集積回路が許容する範
囲内の電圧が、上記信号線により上記シールドポリ７に
バイアスされる。例えば、ここでは５Ｖより高い電圧で
許容される範囲内の電圧がバイアスされる。これは、た
とえフィールドトランジスタがオンしても、ソース２、
ドレイン３と、ソース４、ドレイン５が同じ電位である
ため、ソース２、ドレイン３と、ソース４、ドレイン５
の間に電流が流れないからである。
【００３７】すなわち、上記シールドポリ７のバイアス
に用いられる上記信号線は、ソース２、ドレイン３と、
ソース４、ドレイン５とが異なる電位の場合に、０Ｖ〜
５Ｖの範囲内の電圧となればよく、一方、ソース２、ド
レイン３と、ソース４、ドレイン５とが同じ電位の場合
には、この半導体集積回路が許容する範囲内の電圧とな
ればよい。
に用いられる上記信号線は、ソース２、ドレイン３と、
ソース４、ドレイン５とが異なる電位の場合に、０Ｖ〜
５Ｖの範囲内の電圧となればよく、一方、ソース２、ド
レイン３と、ソース４、ドレイン５とが同じ電位の場合
には、この半導体集積回路が許容する範囲内の電圧とな
ればよい。
【００３８】以上説明したようにこの別の実施の形態に
よれば、トランジスタ間が異なる電位のときに、フィー
ルドトランジスタがオンしない電位となる電圧変動のあ
る信号線に、素子分離領域に設けられたシールド配線層
（シールドポリ）を接続することにより、高電圧がバイ
アスされるトランジスタ間の素子分離が確実に行えると
ともに、パターンレイアウトの自由度を増やし、さらに
パターンレイアウトに必要なチップエリアを縮小するこ
とができる。
よれば、トランジスタ間が異なる電位のときに、フィー
ルドトランジスタがオンしない電位となる電圧変動のあ
る信号線に、素子分離領域に設けられたシールド配線層
（シールドポリ）を接続することにより、高電圧がバイ
アスされるトランジスタ間の素子分離が確実に行えると
ともに、パターンレイアウトの自由度を増やし、さらに
パターンレイアウトに必要なチップエリアを縮小するこ
とができる。
【００３９】また、半導体基板上のパターンが密集して
いる領域においても、シルードポリを形成することがで
き、フィールド酸化膜（素子分離領域）の部分に形成さ
れる寄生トランジスタがオンしてトランジスタ間がショ
ートするのを防止することができる。
いる領域においても、シルードポリを形成することがで
き、フィールド酸化膜（素子分離領域）の部分に形成さ
れる寄生トランジスタがオンしてトランジスタ間がショ
ートするのを防止することができる。
【００４０】なお、上記の実施の形態では、ｐ形半導体
基板を用いた場合について説明したが、ｎ形半導体基板
を用いた場合にも本発明の半導体集積回路は適用可能で
ある。さらに、これらの半導体基板中に形成されたウェ
ルに対しても、本発明の半導体集積回路は適用可能であ
る。
基板を用いた場合について説明したが、ｎ形半導体基板
を用いた場合にも本発明の半導体集積回路は適用可能で
ある。さらに、これらの半導体基板中に形成されたウェ
ルに対しても、本発明の半導体集積回路は適用可能であ
る。
【００４１】
【発明の効果】以上述べたように本発明によれば、トラ
ンジスタ間の素子分離が素子分離領域に設けられたシー
ルド配線層（シールドポリ）によって確実に行えるとと
もに、パターンレイアウトの自由度を増やし、さらにパ
ターンレイアウトに必要なチップエリアを縮小すること
ができる半導体集積回路を提供することが可能である。
ンジスタ間の素子分離が素子分離領域に設けられたシー
ルド配線層（シールドポリ）によって確実に行えるとと
もに、パターンレイアウトの自由度を増やし、さらにパ
ターンレイアウトに必要なチップエリアを縮小すること
ができる半導体集積回路を提供することが可能である。
【図１】この実施の形態の半導体集積回路に搭載された
トランジスタ及び素子分離領域の構造を示す平面図であ
る。
トランジスタ及び素子分離領域の構造を示す平面図であ
る。
【図２】図１に示す平面図中のＡ−Ａ′の断面図であ
る。
る。
【図３】図１に示すトランジスタの回路図である。
【図４】従来の半導体集積回路に搭載されたトランジス
タ及び素子分離領域の構造の一例を示す平面図である。
タ及び素子分離領域の構造の一例を示す平面図である。
【図５】従来の半導体集積回路に搭載されたトランジス
タ及び素子分離領域の構造の一例を示す平面図である。
タ及び素子分離領域の構造の一例を示す平面図である。
【図６】図５に示す平面図中のＢ−Ｂ′の断面図であ
る。
る。
１ａ、１ｂ…ゲート ２、４…ソース ３、５…ドレイン ６…フィールド酸化膜（素子分離領域） ７…シールド配線層（シールドポリ） ８…層間絶縁膜 ９…配線層 Ｍ１、Ｍ２…ＭＩＳトランジスタ Ｐ１…Ｐ形半導体基板 Ｒ１、Ｒ２…素子形成領域
Claims (6)
- 【請求項１】 半導体基板もしくは半導体基板上のウェ
ルの中に形成された拡散領域と、この拡散領域を分離す
る素子分離領域を有する半導体集積回路において、 上記拡散領域の間の上記素子分離領域上に、この素子分
離領域に形成される寄生ＭＯＳトランジスタのしきい値
電圧未満で、かつ上記半導体基板の電位及び上記ウェル
の電位とは異なる固定電位がバイアスされた配線層を具
備することを特徴とする半導体集積回路。 - 【請求項２】 半導体基板上のｐ形領域もしくはｎ形領
域のそれぞれの中に形成されたｎもしくはｐの拡散領域
と、この拡散領域を分離する素子分離領域を有する半導
体集積回路において、 上記拡散領域の間の上記素子分離領域上に、この素子分
離領域に形成される寄生ＭＯＳトランジスタのしきい値
電圧未満で、かつ上記ｐ形領域もしくはｎ形領域の電位
とは異なる固定電位がバイアスされた配線層を具備する
ことを特徴とする半導体集積回路。 - 【請求項３】 上記固定電位は、この半導体集積回路の
電源電圧であることを特徴とする請求項１又は２に記載
の半導体集積回路。 - 【請求項４】 半導体基板もしくは半導体基板上のウェ
ルの中に形成された拡散領域と、この拡散領域を分離す
る素子分離領域を有する半導体集積回路において、 上記拡散領域の間の上記素子分離領域上に、上記拡散領
域の間に電位差があるときは、少なくとも上記素子分離
領域に形成される寄生ＭＯＳトランジスタのしきい値電
圧未満の電位となる変動電位がバイアスされた配線層を
具備することを特徴とする半導体集積回路。 - 【請求項５】 半導体基板上のｐ形領域もしくはｎ形領
域のそれぞれの中に形成されたｎもしくはｐの拡散領域
と、この拡散領域を分離する素子分離領域を有する半導
体集積回路において、 上記拡散領域の間の上記素子分離領域上に、上記拡散領
域の間に電位差があるときは、少なくとも上記素子分離
領域に形成される寄生ＭＯＳトランジスタのしきい値電
圧未満の電位となる変動電位がバイアスされた配線層を
具備することを特徴とする半導体集積回路。 - 【請求項６】 上記拡散領域は、上記半導体基板上に形
成されるＭＩＳトランジスタのソース、ドレイン領域で
あり、上記素子分離領域により分離された互いに隣接す
る拡散領域はそれぞれゲートを共有する互いに異なるＭ
ＩＳトランジスタのソース、ドレイン領域であることを
特徴とする請求項１乃至５のいずれかに記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9153584A JPH113934A (ja) | 1997-06-11 | 1997-06-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9153584A JPH113934A (ja) | 1997-06-11 | 1997-06-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113934A true JPH113934A (ja) | 1999-01-06 |
Family
ID=15565692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9153584A Abandoned JPH113934A (ja) | 1997-06-11 | 1997-06-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH113934A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002009277A (ja) * | 2000-06-20 | 2002-01-11 | Oki Electric Ind Co Ltd | オフセットゲート型電界効果トランジスタ及び半導体装置 |
| KR100888425B1 (ko) | 2006-06-30 | 2009-03-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 고전압 ｍｏｓ장치에서 누설을 예방하는 차폐구조물 |
| US7939908B2 (en) | 2004-08-19 | 2011-05-10 | Kabushiki Kaisha Toshiba | High-voltage transistor having shielding gate |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248459A (ja) * | 1985-04-25 | 1986-11-05 | Nippon Telegr & Teleph Corp <Ntt> | 相補形ｍｉｓ半導体集積回路 |
| JPH06196553A (ja) * | 1992-12-22 | 1994-07-15 | Oki Electric Ind Co Ltd | 半導体装置 |
| JPH08306880A (ja) * | 1995-05-10 | 1996-11-22 | Nittetsu Semiconductor Kk | 半導体装置 |
-
1997
- 1997-06-11 JP JP9153584A patent/JPH113934A/ja not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS61248459A (ja) * | 1985-04-25 | 1986-11-05 | Nippon Telegr & Teleph Corp <Ntt> | 相補形ｍｉｓ半導体集積回路 |
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| JPH08306880A (ja) * | 1995-05-10 | 1996-11-22 | Nittetsu Semiconductor Kk | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002009277A (ja) * | 2000-06-20 | 2002-01-11 | Oki Electric Ind Co Ltd | オフセットゲート型電界効果トランジスタ及び半導体装置 |
| JP4577948B2 (ja) * | 2000-06-20 | 2010-11-10 | Ｏｋｉセミコンダクタ株式会社 | オフセットゲート型電界効果トランジスタ |
| US7939908B2 (en) | 2004-08-19 | 2011-05-10 | Kabushiki Kaisha Toshiba | High-voltage transistor having shielding gate |
| US8482095B2 (en) | 2004-08-19 | 2013-07-09 | Kabushiki Kaisha Toshiba | High-voltage transistor having shielding gate |
| US8698274B2 (en) | 2004-08-19 | 2014-04-15 | Kabushiki Kaisha Toshiba | High-voltage transistor having shielding gate |
| US9590052B2 (en) | 2004-08-19 | 2017-03-07 | Kabushiki Kaisha Toshiba | High-voltage transistor having shielding gate |
| US10170489B2 (en) | 2004-08-19 | 2019-01-01 | Toshiba Memory Corporation | High-voltage transistor having shielding gate |
| US11133323B2 (en) | 2004-08-19 | 2021-09-28 | Toshiba Memory Corporation | High-voltage transistor having shielding gate |
| KR100888425B1 (ko) | 2006-06-30 | 2009-03-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 고전압 ｍｏｓ장치에서 누설을 예방하는 차폐구조물 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040305 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040330 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20040528 |