KR100223352B1 - 반도체 집적 회로 장치 - Google Patents

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KR100223352B1
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가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

제1도전형의 반도체기판 주면의 제1영역에 배치되며, 제2도전형 채널의 MISFFT를 갖는 버퍼회로에 제1전원이 공급되고, 반도체기판 주면의 제1영역과 다른 제2영역에 배치되며, 상보형 MISFFT를 갖는 내부회로에 상기 제1전원에 대해서 적어도 상기 반도체기판위에서 독립이며, 또한 전위가 같은 제2전원이 공급되는 반도체집적회로장치로서, 또한 전위가 같은 제2전원이 공급되는 반도체집적회로장치로서, 버퍼회로의 MISFFT를 반도체기판의 주면부에 형성한 제 1도전형 웰 영역의 주면에 구성하고, 이 제1도전형 웰영역, 반도체기판 각각의 사이에 양자 사이를 전기적으로 분리하는분리영역을 구성한 것이다.
이것에 의해 반도체기판, 내부회로의 상보형 MISFFT등으로 구성되는 기생 사이리스터의 기동을 억제하여 반도체집적회로 장치의 래치업내압을 향상할 수 있다.

Description

반도체 집적회로장치
제 1도는 본 발명의 실시예1인 ASIC의 주요부 단면도,
제 2도는 제 1도의 ASIC 및 그것을 실장하는 패키지의 사시도,
제 3도는 제 1도의 ASIC의 칩레이아웃도,
제 4도는 제 1도의 ASIC의 버퍼회로의 주요부 평면도,
제 5도는 제 4도의 버퍼회로의 1예의 회로도,
제 6도는 제 1도의 ASIC의 내부회로에 배치된 기본셀의 주요부 평면도,
제 7도는 본 발명의 실시예2인 ASIC의 주요부 단면도,
제 8도는 종래의 ASIC의 버퍼회로의 1예를 도시한 회로도,
제 9(a)도 및 제 9(b)도는 본 발명의 실시예1 및 실시예2에서와 같은 개량을 실시하지 않은 ASIC의 기생사이리스터 래치업현상을 설명하기 위한 모식도.
본 발명은 반도체 집적회로장치에 관한 것으로서, 특히 버퍼회로 및 상보형 MISFET를 갖는 내부회로를 구비한 반도체 집적회로장치에 적용해서 유효한 기술에 관한 것이다.
ASIC(특정 용도용 IC:Application Specific Integrated Circuit)의 개발이 실행되고 있다. ASIC는 일반적으로 반도체기판의 회로탑재면의 중앙영역에 논리회로, 기억회로 등의 내부회로를 배치한다. 상기 반도체기판의 회로탑재면의 주변영역에는 외부장치와의 인터페이스회로로서 사용되는 버퍼회로가 배치된다. 이 버퍼회로의 또 다른 주변영역에는 외부단자(본딩패드)가 배치된다.
상기 ASIC의 내부회로는 반복적인 최소기능블럭단위로 되는 기본셀이 행렬형상으로 여러개 배치되고, 이 기본셀 또는 그의 조합으로 구성되는 회로가 배치된다. ASIC의 일반적인 기본셀은 고집적화 및 저소비전력화를 목적으로해서 1개 또는 여러개의 상보형 MOSFET(CMOS)로 구성된다. 기본셀의 각각의 상보형 MOSFET 사이 및 기본셀로 구성된 회로간의 각각의 결선은 알루미늄배선을 주체로 해서 실행된다. 이 결선자체는 컴퓨터를 사용하는 자동배치 배선시스템(Design Automation)에 의해 자동적으로 레이아웃된다.
상기 버퍼회로는 여러개의 MOSFET를 갖는 버퍼회로셀로 구성되고, 기본셀과 마찬가지로 버퍼회로셀의 각각의 MOISFET를 결선하여 구성된다.
상기 ASIC는 내부회로 및 버퍼회로중 입력버퍼회로의 각각을 상보형 MOSFET를 주체로 해사 구성한다. 한편, 버퍼회로중 출력버퍼회로는 푸시풀회로로 구성된다. 제 8도에 도시한 바와 같이, 푸시풀회로는 기준전원Vss 및 동작전원Vcc의 각각의 사이에 2개의 n채널 MOSFET Q₁, Q₂를 직렬로 접속하여 배치된다. 기준전원Vss는 예를 들면 ASIC를 조립하는 시스템이 단일의 5V전원(Vcc)을 사용하는 경우, 회로의 접지전위로 되는 OV로 설정된다.
상기 푸시풀회로는 상보형 MOSFET와는 달리 기생사이리스터를 구성하지 않기 때문에, 래치업내압이 높다는 특징이 있다. 또, 푸시풀회로는 상술한 래치업내압이 높기 때문에 각각의 MOSFET 사이의 격리치수를 축소시킬수 있고, 이 격리치수의 축소에 상당하는 분만큼 점유면적을 축소시킬 수 있다. 즉, 푸시풀회로는 출력버퍼회로의 점유면적을 축소하여 ASIC의 집적도를 향상시킬 수 있다는 특징이 있다. 그러나, 푸시풀회로는 n채널 MOSFET의 임계값전압에 상당하는 분만큼의 전압강하가 있으므로, 출력전위가 전원전위에서 n채널 MOSFET의 임계값전압을 뺀 값으로 되어 버린다.
한편, 상기 ASIC는 고집적화 및 다단자화의 진전에 따라서 CPU의 탑재, 외부장치의 CPU를 보조하는 등 각종 용도로 사용된다. 이와 같은 용도로 사용되는 ASIC에는 회로사이에서 서로 정보를 전달하는 신호배선을 여러개 갖는 버스배선이 배치된다. 이 결과, ASIC에 있어서는 버스배선을 통해서 예를 들면 32비트,64비트,...등 다수의 정보가 출력버퍼회로에서 동시에 출력된다.
또, 다수의 정보가 외부장치에서 입력버퍼회로를 통해서 동시에 ASIC로 입력된다.
상기 ASIC를 예를 들면 PGA구조의 패키지에 실장하여 시스템에 조립하는 경우, 다수의 출력버퍼회로가 동시에 동작하면 각각의 출력버퍼회로에 공급되는 전원에 잡음이 발생한다. 이 잡음은 출력버퍼회로에 전원을 공급하는 전원배선(알루미늄배선), 패키지내의 와이어 및 외부핀이 갖는 인덕턴스성분이나 저항성분에 따라서 순식간에 출력버퍼회로로 공급되는 전원이 변동하는 현상이다. 또, 상기 잡음은 ASIC를 PGA구조의 패키지에 실장했을 때에 발생하는 특유의 것이 아니라, 다른 구조의 패키지에 실장했을 때에도 발생한다. 상술한 전원에 발생한 잡음은 예를 들면 내부회로의 플립플롭회로에 공급되는 전원이 출력버퍼회로에 공급되는 전원과 공통인 경우, 상기 플립플롭회로의 기억데이타가 파괴되는 등 내부회로에 오동작을 일으킨다.
이 잡음대책으로서는 ASIC의 내부회로에 공급되는 전원(기준전원 및 동작전원)과 버퍼회로에 공급되는 전원을 각각 서로 분리하여 독립화시키는 것이 유효하다. 이 서로 분리된 전원은 ASIC의 외부 즉 ASIC를 조립하는 시스템에 있어서는 공통화된 동일전원이다.
본 발명자는 ASIC의 개발에 앞서서 이하의 문제점을 발견해내었다.
미세가공기술의 진전에 따라 제조프로세스에서의 MOSFET의 게이트길이의 최소가공치수가 서브미크론 구체적으로는 0.3∼0.8μm에 달하면, ASIC는 3.3V의 동작전원이 채용된다. 이 강압동작전원의 채용은 MOSFET의 내압을 확보할 목적으로 실행된다.
상기 ASIC의 출력버퍼회로인 푸시풀회로는 부하로의 충전시에 임계값전압에 상당하는 전압강하를 일으켜 강압동작전원을 채용한 경우, 출력신호의 하이레벨측은 3V이하로 된다. 즉, ASIC는 출력버퍼회로에 푸시풀회로를 채용하고 또한 강압동작전원을 채용한 경우, 범용성이 높은 TTL(Transistor coupled Transistor Logic)레벨에서의 인터페이스를 실행할 수 없다. TTL레벨에서의 인터페이스는 하이레벨측이 약3.3V, 로우레벨측이 약 0V이다.
이 때문에, TTL레벨에서의 인터페이스는 ASIC의 출력버퍼회로에 상보형MOSFET로 형성되는 인버터회로를 채용하지 않으면 실현할 수 없다. 상보형MOSFET의 p채널 MOSFET는 부하로의 충전시의 임계값전압에 상당하는 전압강하가 발생하지 않으므로, 강압동작전원의 전원레벨과 출력신호의 하이레벨이 동일하게 된다.
그러나, ASIC의 출력버퍼회로를 상보형 MOSFET로 구성한 경우, 출력버퍼회로의 동작에 의해 전원에 발생하는 잡음이 반도체기판으로 전파된다. 구체적으로는, p형 반도체기판을 채용하는 경우, p형 반도체기판의 주면에 구성된 n채널 MOSFET의 동작에 의해서 그의 소스영역으로 공급되는 기준전원에 잡음이 발생하고, 이 기준전원은 p형 반도체기판으로도 공급되기 때문에 p형 반도체기판에도 잡음이 발생한다. 또, p형 반도체기판 및 p형 웰영역을 채용하는경우 마찬가지로 p형 웰영역에 잡음이 발생하고, p형 웰영역 및 p형 반도체기판의 각각은 동일도전형으로 전기적으로 접속되므로, p형 웰영역에 발생한 잡음은 p형 반도체기판으로 전파된다. 또한, n형 반도체기판을 채용하는 경우에도 마찬가지이다. 이 잡음은 예를 들면 다수의 출력버퍼회로가 동시에 동작하면 발생한다. 제 9도에 도시한 바와 같이, 이 출력버퍼회로의 영역에 잡음이 발생한 반도체기판은 출력버퍼회로 근방에 배치된 내부회로의 상보형 MOSFET의 영역의 p형 반도체기판 또는 p형 웰영역(P-well)과의 사이에 전위차를 발생시킨다. 이 전위차는 내부회로의 상보형 MOSFET 및 그 영역의 p형 반도체기판 또는 p형 웰영역, 출력버퍼회로 및 그 영역의 p형 반도체기판 또는 p형 웰영역의 각각으로 공급되는 기준전원(Vss1, Vss2)이 서로 분리되어 독립화되어 있으므로 발생한다. 이 때문에, 이 기준전원 Vss1과 Vss2 사이의 상기 전위차로 흐르는 전류①이 트리거전류로 되고, 제 9도(a)에 도시한 출력버퍼회로의 상보형 MOSFET 또는 이 근방의 내부회로의 상보형 MOSFET 등으로 구성되는 기생사이리스터(thyhstor)가 동작하여 래치업이 발생하게 되고, 그 결과 ASIC가 파괴되어 버린다. 제 9도(b)에는 제 9도(a)에 도시한 기생사이리스터의 등가회로도를 도시한다.
본 발명의 목적은 다음과 같다.
[1] 상보형 MISFET를 갖는 내부회로, 버퍼회로의 각각에 공급되는 전원이 서로 독립되어 있는 반도체집적회로장치에 있어서 래치업내압을 향상시킬 수 있는 기술을 제공하는 것이다.
[2] 상기 목적 [1]을 달성함과 동시에, 상기 버퍼회로의 동작전압의 범위를 확장시킬 수 있는 기술을 제공하는 것이다.
[3] 상기 목적 [2]를 달성함과 동시에, 상기 출력버퍼회로의 점유면적을 축소하여 반도체집적회로장치의 집적도를 향상시킬 수 있는 기술을 제공하는 것이다.
[4] 상기 목적 [1] 내지 [3]중 어느 1개를 달성함과 동시에, 상기 내부회로의 점유면적을 축소하여 반도체집적회로장치의 집적도를 향상시킬 수 있는 기술을 제공하는 것이다.
[5] 상기 목적 [1] 내지 [4]중 어느 1개를 달성함과 동시에, 상기 출력 버퍼회로에 공급되는 전원의 레벨을 자유롭게 설정할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해서 명확하게 될 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
[1] 제1 도전형의 반도체기판의 주면의 제1 영역에 배치되고 제2 도전형 채널의 MISFET를 갖는 버퍼회로에 제1 전원이 공급되고, 상기 반도체기판의 주면의 제1 영역과는 다른 제2 영역에 배치되며 상보형 MISFET를 갖는 내부회로에 상기 제1 전원에 대해 독립되어 있는 제2 전원이 공급되는 반도체집적회로장치에 있어서, 상기 버퍼회로의 MISFET를 상기 반도체기판의 주면부에 형성한제1 도전형 웰영역의 주면에 구성하고, 이 제1 도전형 웰영역 및 상기 반도체기판의 각각의 사이에 양자 사이를 전기적으로 분리하는 분리영역을 구성한다.
[2] 상기 수단[1]의 분리영역은 상기 제1 도전형 웰영역의 주위를 덮는 제 2 도전형 반도체영역으로 구성되고, 이 제2 도전형 반도체영역에는 상기 내부회로에 공급되는 제2 전원의 상기 제1 도전형 웰영역과 상기 반도체기판의 각각에 대해 역바이어스로 되는 전원이 인가된다.
[3] 상기 수단[1] 또는 [2]의 버퍼회로는 상기 제2 도전형 채널의 MISFET및 제1 도전형 채널의 MISFET를 갖는 상보형 MISFET로 구성된다.
[4] 상기 수단[3]의 버퍼회로의 상보형 MISFET의 제2 도전형 채널의 MISFET는 상기 제1 도전형 웰영역의 주면에 구성되고, 제1 도전형 채널의 MISFET는 제2 도전형 웰영역의 주면에 구성되고, 상기 분리영역은 상기 제1 도전형 웰영역과 상기 반도체기판의 각각의 사이에만 구성된다.
[5] 상기 수단 [1] 내지 [4]중 어느 1개의 버퍼회로의 제2 도전형 채널의 MISFET가 형성된 제1 도전형 웰영역과 상기 반도체기판의 각각의 사이에만 상기 분리영역이 구성되고, 상기 내부회로의 상보형 MISFET의 제2 도전형 채널의 MISFET와 상기 반도체기판의 각각의 사이에는 상기 분리영역이 구성되지 않는다.
[6] 상기 수단 [1]내지 [5] 중 어느 1개의 버퍼회로는 반도체기판의 주면의 제1 영역에 여러개 배치되고, 이 여러개 배치된 버퍼회로중 인접하는 버퍼회로의 각각의 분리영역은 일체로 구성된다.
[7] 상기 수단 [1]내지 [5] 중 어느 1개의 버퍼회로는 반도체기판의 주면의 제1 영역에 여러개 배치되고, 이 여러개 배치된 버퍼회로의 각각의 제1 도전형 웰영역 또는 제1 도전형 웰영역 및 제2 도전형 웰영역은 서로 분리되거나, 또는 이 여러개 배치된 버퍼회로중 소정수마다의 버퍼회로의 제1 도전형 웰영역 또는 제1 도전형 웰영역 및 제2 도전형 웰영역은 일체로 구성됨과 동시에 일체로 구성된 제1 도전형 웰영역 또는 제1 도전형 웰영역 및 제2 도전형 웰영역 사이는 서로 분리되고, 이 서로 분리된 제1 도전형 웰영역 또는 제1 도전형 웰영역 및 제2 도전형 웰영역에는 상기 제1 전원이 독립적으로 공급된다.
상술한 수단 [1]에 의하면, 상기 버퍼회로의 동작에 의해 제1 전원에 잡음(전위의 흔들림)이 발생한 경우, 제1 전원 및 제2 전원의 각각의 전위차에 따라서 상기 제1 도전형 웰영역과 상기 반도체기판의 각각에 흐르는 트리거전류를 상기 분리영역에 의해 차폐할 수 있으므로, 상기 반도체기판 및 내부회로의 상보형 MISFET 등으로 구성되는 기생사이리스터의 기동을 억제하여 반도체집적회로장치의 래치업내압을 향상시킬 수 있다.
상술한 수단 [2]에 의하면, 상기 분리영역의 제2 도전형 반도체영역은 상기 버퍼회로의 동작에 의해 잡음이 많이 발생하는 제1 전원에 비해서 잡음의 발생이 적고 안정성이 높은 제2 전원을 공급하기 때문에, 상기 트리거전류의 차폐능력을 높여 반도체집적회로장치의 래치업내압을 더욱 향상시킬 수 있다.
상술한 수단 [3]에 의하면, 상기 버퍼회로의 상보형 MISFET의 출력신호레벨의 하이레벨측에 임계값전압에 상당하는 전압강하가 없기 때문에, 특히 버퍼회로를 출력버퍼회로로 한 경우에 동작전압의 범위를 확장시킬 수 있다. 이 결과, 비례축소규칙에 따라서 출력버퍼회로에 공급되는 제1 전원의 하이레벨이 3.3V로 강압된 경우에 있어서 TTL레벨에서의 인터페이스를 실현할 수 있다.
상술한 수단 [4]에 의하면, 상기 제2 도전형 웰영역은 기본적으로 반도체 기판에 대해서 전기적으로 분리되고, 이 결과 이 영역의 분리영역을 생략할 수 있으므로 상기 생략된 분리영역에 상당하는 분만큼 버퍼회로의 점유면적을 축소하여 반도체집적회로장치의 집적도를 향상시킬 수 있다.
상술한 수단 [5]에 의하면, 트리거전류의 발생원으로 되는 버퍼회로의 제1도전형 웰영역을 상기 반도체기판에서 전기적으로 분리하여 내부회로의 영역에서의 래치업내압을 향상시켰으므로, 이 내부회로영역에서의 상기 분리영역을 생략하고 이 생략한 분리영역에 상당하는 분만큼 내부회로의 점유면적을 축소하여 반도체집적회로장치의 집적도를 향상시킬 수 있다.
상술한 수단 [6]에 의하면, 상기 여러개 배치된 버퍼회로의 각각의 분리영역 사이의 격리영역을 폐지하고, 이 격리영역에 상당하는 분만큼 반도체기판의 주면의 제1 영역(버퍼회로의 배치영역)의 점유면적을 축소할 수 있으므로, 반도체집적회로장치의 집적도를 향상시킬 수 있다.
상술한 수단 [7]에 의하면, 상기 여러개 배치된 버퍼회로가 동시에 동작한 경우, 상기 제1 전원에 발생하는 잡음을 제1 도전형 웰영역 또는 제1 도전형 웰영역 및 제2 도전형 웰영역이 분리되었을 때마다 분산하고, 이 분산된 각각의 잡음을 작게 할 수 있으므로 상기 트리거전류를 작게 하여 반도체집적회로장치의 래치업내압을 더욱더 향상시킬 수 있다. 또, 상기 여러개 배치된 버퍼회로의 각각 또는 상기 여러개 배치된 버퍼회로중의 소정수마다의 버퍼회로의 각각은 상기 분리영역 및 반도체기판을 거쳐서 전기적으로 분리되어 독립화되기 때문에, 상기 버퍼회로의 각각에 공급되는 제1 전원의 각각의 레벨을 여러종류로 설정할 수 있다. 즉, 반도체집적회로장치는 여러종류의 동작전압의 범위를 구비할 수 있다.
이하, 본 발명의 구성에 대해서 ASIC에 본 발명을 적용한 실시예와 함께 설명한다.
또, 실시예를 설명하기 위한 모든 도면에 있어서 동일기능을 갖는 것에는 동일부호를 붙이고 그 반복적인 설명은 생략한다.
[실시 예 1]
본 발명의 실시예1인 ASIC 및 그것을 실장한 패키지의 개략적인 구성을 도 2(사시도)에 도시한다.
도 2에 도시한 바와 같이, ASIC(반도체칩)(31)은 PGA구조를 채용하는 패키지(32)에 실장된다.
상기 패키지(32)는 주로 베이스기판(33), 금속배선(34), 스루홀배선(35) 및 외부핀(37)로 구성된다. 또한, 도 2에 있어서는 도시하지 않지만, 패키지(32)에 실장되는 ASIC(31)은 예를 들면 봉지용 캡(cap), 수지 등의 봉지부재로 봉지된다.
베이스기판(33)은 평면 방형형상의 세라믹기판(또는 수지기판 등)으로 구성되고, 실장면의 중앙부의 공동(cavity)내에 ASIC(31)을 실장한다. 베이스기판(33)의 실장면의 주위영역에는 중앙에서 주위를 향해 둘러쳐진 여러개의 금속배선(34)가 배치된다. 금속배선(34)는 예를 들면 Cu배선 또는 Aℓ배선 등으로 구성된다. 금속배선(34)의 ASIC(31)측의 한쪽끝은 ASIC(31)의 외부단자(본딩패드 BP)(15)에 전기적으로 접속된다. 이 금속배선(34)의 한쪽끝측과 ASI(31)의 외부단자(15)의 각각의 접속은 본딩와이어(36)에 의해 실행된다. 본딩와이어(36)은 예를 들면 Au와이어를 사용한다. 금속배선(34)의 다른쪽끝측은 외부핀(37)에 전기적으로 접속된다. 외부핀(37)은 베이스기판(33)의 실장면과 대향하는 반대면에 여러개 배열된다. 외부핀(37)은 예를 들면 수십∼수백개가 배열된다. 이 외부핀(37)과 상기 금속배선(34)의 다른쪽끝측의 각각의 접속은 베이스기판(33)의 도시하지 않은 스루홀의 내벽에 형성된 스루홀배선(35)를 거쳐서 실행된다.
이 ASIC(31)을 실장하는 패키지(32)는 PCB 등의 실장기판에 탑재된 회로시스템에 실장되고 이 회로시스템에 조립된다.
다음에, 상기 PGA구조를 채용하는 패키지(32)에 실장되는 ASIC(31)의 구성에 대해서 도 3(칩레이아웃도)를 사용하여 간단히 설명한다.
도 3에 도시한 바와 같이, ASIC(31)은 평면형상이 방형(方形)형상으로 구성되고 단결정규소로 이루어지는 p-형 반도체기판(1)을 주체로 하여 구성된다. 이 ASIC(31)의 방형형상의 각 변을 따른 주변영역에는 여러개의 외부단자(BP)(15)가 배치된다. 본 실시예의 ASIC(31)은 이 층수에 한정되지 않지만, 2층배선구조를 채용한다. 2층배선구조의 각 층의 배선은 예를 들면 알루미늄합금배선으로 구성된다. 알루미늄합금배선은 Cu 또는 Cu 및 Si를 첨가한 알루미늄배선이다. Cu는 주로 전자이동내압을 향상시킬 목적으로 첨가된다. Si는 주로 합금스파이크내압을 향상시킬 목적으로 첨가된다. 상기 외부단자(15)는 2층배선구조를 채용하는 경우, 최상층 즉 제조프로세스에 있어서 제2층째의 배선형성공정에 의해 구성된다.
상기 외부단자(15)마다 이 외부단자(15)의 배열에 따른 영역에 있어서 ASIC(31)의 주변영역의 상기 외부단자(15)보다 내측의 영역에는 여러개의 버퍼회로(20)이 배열된다. 이 버퍼회로(20)에 의해 주위가 둘러싸인 영역내 즉 ASIC(31)의 중앙영역에는 내부회로(22)가 배치된다. 내부회로(22)는 반복적인 최소의 기능블럭단위로 되는 기본셀(21)이 행렬형상으로 여러개 전면에 깔려 배열된다. 내부회로(22)는 이 1개의 기본셀(21) 또는 여러개의 기본셀(21)을 조합해서 논리회로시스템, 기억회로시스템, 그들의 혼재시스템 등을 구성하는 영역이다. 이러한 종류의 ASIC(31)은 소위 전면부설방식(spread system)이라 한다. 상기 버퍼회로(20)은 ASIC(31)의 내부회로(22)와 ASIC(31)의 외부 예를 들면 상기 회로시스템에 조립된 다른 외부장치와의 인터페이스회로로서 사용된다.
상기 버퍼회로(20)은 도 4(주요부 평면도) 및 도 1(주요부 단면도)에 도시한 바와 같이, 여러개의 상보형 MISFET를 주체로 한 버퍼회로셀로 구성된다. 버퍼회로셀은 출력버퍼회로셀(20B) 및 입력버퍼회로셀(20I)로 구성된다. 이 갯수에 한정되지는 않지만, 출력버퍼회로셀(20B)는 5개의 n채널 MISFET Qn1 및 5개의 p채널 MISFET Qp1로 구성되는 합계 5개의 상보형 MISFET를 주체로 하여 구성된다.
이 출력버퍼회로셀(20B)를 구성하는 n채널 MISFET Qn1은 p-형 반도체기판(1)의 주면의 주변영역에 형성된 p형 웰영역(4)의 주면에 구성된다. n채널 MISFET Qn1은 소자분리절연막(필드절연막)(5)로 주위가 둘러싸여 규정된 활성영역내에 있어서 구성된다. n채널 MISFET Qn1은 주로 p형 웰영역(4)(채널형성영역), 게이트절연막(6), 게이트전극(7), 소스영역 및 드레인영역인 한쌍의n+형 반도체영역(8)로 구성된다. 게이트절연막(6)은 예를 들면 열산화법으로 형성한 산화규소막으로 구성된다. 게이트전극(7)은 예를 들면 다결정규소막, 고융점금속막 또는 고융점금속규화막의 단층 또는 다결정규소막상에 고융점금속막 또는 고융점금속규화막을 적층한 복합막으로 구성된다.
또, 상기 출력버퍼회로셀(20B)를 구성하는 5개의 n채널 MISFET Qn1의 각각은 게이트길이방향으로 순차 배열된다. 5개중 1개의 n채널 MISFET Qn1의 한쪽의 n+형 반도체영역(8)은 인접하는 다른 1개의 n채널 MISFET Qn1의 다른쪽의 n+형 반도체영역(8)과 일체로 구성된다. 5개의 n채널 MISFET Qn1의 각각은 후술하는 배선(12)에 의해 병렬로 접속된다. 이 5개의 n채널 MISFET Qn1은 1개의 공통화된 p형 웰영역(4)의 주면에 구성된다.
또, 출력버퍼회로셀(20B)를 구성하는 5개중의 1개의 n채널 MISFET Qn1의 한쪽의 n+형 반도체영역(8)에는 저항소자R로서 사용되는 n+형 반도체영역(8)이 일체로 구성되어 전기적으로 접속된다. 이 저항소자R은 외부단자(15)와 입력버퍼회로셀(20I)로 구성되는 입력버퍼회로 사이에 삽입되는 정전기파괴방지회로의 보호저항소자로서 사용된다.
상기 출력버퍼회로셀(20B)를 구성하는 p채널 MISFET Qp1은 p-형 반도체기판(1)의 주면의 주변영역에 형성된 n형 웰영역(3)의 주면에 구성된다. p채널 MISFET Qp1은 소자분리절연막(5)에 의해 주위가 둘러싸여 규정된 활성영역내에 있어서 구성된다. p채널 MISFET Qp1은 주로 n형 웰영역(3)(채널형성영역), 게이트절연막(6), 게이트전극(7), 소스영역 및 드레인영역인 한쌍의 p+형 반도체영역(9)로 구성된다.
또, 출력버퍼회로셀(20B)를 구성하는 5개의 p채널 MISFET Qp1의 각각은 n채널 MISFET Qn1과 마찬가지로 인접하는 p+형 반도체영역(9)를 일체로 구성하고, 배선(12)에 의해 게이트길이방향으로 병렬로 접속된다. 이 5개의 p채널 MISFET Qp1은 1개의 공통화된 n형 웰영역(3)의 주면에 구성된다.
상기 버퍼회로(20)의 입력버퍼회로셀(20I)는 여러개의 상보형 MISFET로 구성된다. 이 여러개의 상보형 MISFET는 여러개의 n채널 MISFET Qn2 및 여러개의 p채널 MISFET Qp2로 구성된다. 이 입력버퍼회로셀(20I)의 여러개의 상보형 MISFET는 기본적으로 입력버퍼회로를 구성한다. 즉, 버퍼회로(20)의 입력버퍼회로셀(20I), 출력버퍼회로셀(20B)의 각각은 외부장치에 직접 접속되는 인터페이스회로로서 구성된다. 또, 상거 버퍼회로(20)의 입력버퍼회로셀(20I)의 여러개의 상보형 MISFET는 출력버퍼회로셀(20B)로 출력버퍼회로를 구성한 경우, 그의 전단논리회로로서도 사용된다. 이 전단논리회로로서 사용되는 여러개의 상보형 MISFET(Qn2 및 Qp2)는 버퍼회로(20)의 입력버퍼회로셀(20I)로서 배치되어 있지만, 외부장치와의 직접 접속을 실행하지 않기 때문에 실질적으로는 내부회로(22)의 일부 회로로서 사용된다. 이 입력버퍼회로셀(20I)의 여러개의 상보형 MISFET는 내부회로(22)에 배열되는 기본셀(21)의 상보형 MISFET와 실질적으로 동일한 구조로 구성되기 때문에, 다음의 기본셀(21)의 설명시에 상세하게 기술한다.
상기 버퍼회로(20)의 출력버퍼회로셀(20B)를 구성하는 여러개의 상보형 MISFET(Qn1 및 Qp1)의 각각은 배선(12)에 의해 결선되어 출력버퍼회로를 구성한다. 배선(12)는 2층 배선구조중의 하층배선이고, 제조프로세스에 있어서 제1층째 배선형성공정에 의해 형성된다. 배선(12)는 상보형 MISFET 등의 반도체 소자상에 형성된 층간절연막(10)상으로 연장되어 있고, 이 층간절연막(10)에 형성된 접속구멍(11)을 통해서 각 단자에 상당하는 n+형 반도체영역(8), p+형 반도체영역(9), 게이트전극(7)중의 어느 1개에 접속된다. 마찬가지로, 입력버퍼회로셀(20I)를 구성하는 여러개의 상보형 MISFET(Qn2 및 Qp2)의 각각은 배선(12)에 의해 결선되고, 입력버퍼회로 또는 출력버퍼회로의 전단논리회로중 어느 1개를 구성한다.
상기 버퍼회로(20)의 출력버퍼회로셀(20B)를 구성하는 상보형 MISFET의 n채널 MISFET Qn1의 소스영역에 상당하는 n+형 반도체영역(8)에는 기준전원Vss1이 인가된다. 기준전원Vss1은 예를 들면 회로의 접지전위 0V이다. 기준전원Vss1은 도 1, 도 3 및 도 4에 도시한 바와 같이, 출력버퍼회로셀(20B)를 구성하는 상보형 MISFET상으로 연장하는 기준전원배선(Vss1)(15)에서 공급된다. 기준전원배선(15)는 층간절연막(13)상으로 연장하고, 이 층간절연막(13)에 형성된 접속구멍(14)를 통해서 일단 배선(12)에 접속되고, 이 배선(12)를 거쳐서 n+형 반도체영역(8)에 접속된다. 기준전원배선(15)는 상술한 외부단자(15)와 동일도전층 즉 2층배선구조의 최상층의 배선층에 구성된다.
본 실시예의 ASIC(31)에서는 도 4에 도시한 바와 같이, 버퍼회로(20)의 출력버퍼회로셀(20B)상에 기준전원배선(15)를 연장시키고 있다. 이 기준전원배선(15)는 버퍼회로(20)의 배열방향을 따라서 대략 평행하게 연장한다. 기준전원배선(15)는 출력버퍼회로(20B)로 구성되는 출력버퍼회로에 기준전원Vss1을 공급한다.
상기 출력버퍼회로셀(20B)를 구성하는 상보형 MISFET의 n채널 MISFET Qn1의 소스영역인 n+형 반도체영역(8)에 인가되는 기준전원 Vss1은 이 n채널 MISFET Qn1을 구성하는 p형 웰영역(4)에도 인가된다. p형 웰영역(4)로의 기준전원 Vss1의 인가는 기준전원배선(15)에서 배선(12), p+형 반도체영역(9)의 각각을 통해서 실행된다.
마찬가지로, 상기 버퍼회로(20)의 출력버퍼회로셀(20B)를 구성하는 상보형 MISFET의 p채널 MISFET Qp1의 소스영역에 상당하는 p+형 반도체영역(9)에는 동작전원 Vcc1이 인가된다. 동작전원 Vcc1은 예를 들면 회로의 강압동작전위3.3V(또는 5V)이다. 동작전원 Vcc1은 도 1, 도 3 및 도 4에 도시한 바와 같이, 출력버퍼회로셀(20B)를 구성하는 상보형 MISFET상으로 연장하는 동작전원배선(Vcc1)(15)에서 공급된다. 동작전원배선(15)는 기준전원배선(15)와 마찬가지로 배선(12)를 거쳐서 p+형 반도체영역(9)에 접속된다.
상기 동작전원배선(15)는 기준전원배선(15)와 마찬가지로 도 4에 도시한바와 같이 버퍼회로(20)의 출력버퍼회로셀(20B)상으로 연장한다. 이 동작전원배선(15)는 버퍼회로(20)의 배열방향을 따라서 대략 평행하게 연장한다. 동작전원배선(15)는 출력버퍼회로셀(20B)로 구성되는 출력버퍼회로에 동작전원 Vcc1을 공급한다.
상기 출력버퍼회로셀(20B)를 구성하는 상보형 MISFET의 p채널 MISFET Qp1의 소스영역인 p+형 반도체영역(9)에 인가되는 동작전원 Vcc1은 이 p채널 MISFET Qp1을 구성하는 n형 웰영역(3)에도 인가된다. n형 웰영역(3)으로의 동작전원 Vcc1의 인가는 동작전원배선(15)에서 배선(12) 및 n+형 반도체영역(8)의 각각을 통해서 실행된다.
상기 버퍼회로(20)의 입력버퍼회로셀(20I)를 구성하는 상보형 MISFET의 n채널 MISFET Qn2의 소스영역(n+형 반도체영역(8))에는 기준전원 Vss2가 인가된다. 기준전원 Vss2는 예를 들면 상술한 기준전원 Vss1과 동일한 접지전위0V이지만, ASIC(31)내에 있어서 상술한 기준전원 Vss1과 분리되어 독립화된다. 즉, 기준전원 Vss1 및 기준전원 Vss2의 각각은 상술한 PCB 등의 실장기판에 탑재되는 회로시스템에 있어서 1개의 기준전원을 분리하여 독립화해서 ASIC(31)내로 공급된 것이다. 이 독립화된 한쪽의 기준전원 Vss1은 주로 버퍼회로(20)의 출력버퍼회로셀(20B)로 공급되고, 다른쪽의 기준전원 Vss2는 주로 버퍼회로(20)의 입력버퍼회로셀(20I) 및 후술하는 내부회로(22)로 공급된다. 즉, 버퍼회로(20)의 출력버퍼회로셀(20B)로 구성되는 출력버퍼회로의 동작에 의해 기준전원Vss1에 발생하는 잡음은 입력버퍼회로셀(20I)로 구성되는 입력버퍼회로 또는 출력버퍼회로의 전단논리회로 또는 내부회로(22)로 공급되는 기준전원 Vss2로 실질적으로 전파되지는 않는다. 기준전원 Vss2는 도 1, 도 3 및 도 4에 도시한 바와 같이, 버퍼회로(20)의 입력버퍼회로셀(20I)를 구성하는 상보형 MISFET상으로 연장하는 기준전원배선(Vss2)(15)에서 공급된다. 기준전원배선(15)는 일단 배선(12)에 접속되고, 이 배선(12)를 거쳐서 n+형 반도체영역(8)에 접속된다. 도4에 도시한 바와 같이, 본 실시예의 ASIC(31)에 있어서는 입력버퍼회로셀(20I)상으로 연장하는 기준전원배선(15)가 2개 구성된다. 2개의 기준전원배선(15)는 버퍼회로(20)의 배열방향을 따라서 대략 평행하게 연장한다. 또, 입력버퍼회로셀(20I)를 구성하는 상보형 MISFET의 n채널 MISFET Qn2의 소스영역(n+형 반도체영역(8))에 인가되는 기준전원 Vss2는 이 n채널 MISFET Qn2를 구성하는 p형 웰영역(4)에도 인가된다. 마찬가지로, 상기 버퍼회로(20)의 입력버퍼회로셀(20I)의 p채널 MISFET Qp2의 소스영역(p+형 반도체영역(9))에는 동작전원 Vcc2가 인가된다. 동작전원 Vcc2는 예를 들면 상술한 동작전원 Vcc1과 동일한 강압동작전위 3.3V이지만, ASIC(31)내에 있어서 상술한 동작전원 Vcc1과 분리되어 독립화된다. 즉, 이 독립화된 한쪽의 동작전원 Vcc1은 주로 버퍼회로(20)의 출력버퍼회로셀(20B)로 공급되고, 다른쪽의 동작전원 Vcc2는 주로 버퍼회로(20)의 입력버퍼회로셀(20I) 및 내부회로(22)로 공급된다. 동작전원 Vcc2는 도1, 도 3 및 도 4에 도시한 바와 같이, 입력버퍼회로셀(20I)를 구성하는 상보형 MISFET상으로 연장하는 동작전원배선(Vcc2)(15)에서 공급된다. 동작전원배선(15)는 일단 배선(12)에 접속되고, 이 배선(12)를 거쳐서 p+형 반도체영역(9)에 접속된다. 도 4에 도시한 바와 같이, 본 실시예의 ASIC(31)에 있어서는 입력버퍼회로셀(20I)상으로 연장하는 동작전원배선(15)가 2개 구성된다. 2개의 기준전원배선(15)는 버퍼회로(20)의 배열방향을 따라서 대략 평행하게 연장한다. 또, 입력버퍼회로셀(20I)를 구성하는 상보형 NnSFET의 p채널 MISFET Qp2의소스영역(p+형 반도체영역(9))에 인가되는 동작전원 Vcc2는 이 p채널 MISFET Qp2를 구성하는 n형 웰영역(3)에도 인가된다.
도 3에 도시한 바와 같이, 상기 버퍼회로(20)의 출력버퍼회로셀(20B)상을 연장하는 기준전원배선(Vss1)(15) 및 동작전원배선(Vcc1)(15)의 각각은 기본적으로는 연장방향을 따라서 여러개로 분할된다. 본 실시예의 ASIC(31)에 있어서 기준전원배선(15) 및 동작전원배선(15)는 도 3에서 상변 및 우변을 따라서 연장하는 것과 좌변 및 하변을 따라 연장하는 것의 합계 2개로 분할된다. 출력버퍼회로셀(20B)로 구성되는 출력버퍼회로는 그 동작에 의해 발생하는 잡음이 크기 때문에, 기준전원배선(15) 및 동작전원배선(15)의 분할에 의해 잡음을 분산시킬 수 있다.
또, 버퍼회로(20)의 입력버퍼회로셀(20I)상을 연장하는 기준전원배선(Vss2)(15) 및 동작전원배선(Vcc2)(15)의 각각은 출력버퍼회로에 비해서 입력버퍼회로셀(20I)로 구성되는 입력버퍼회로 또는 전단논리회로 또는 내부회로(22)에서 발생하는 잡음이 작기 때문에, 기본적으로 연장방향을 따라 분할하지 않는다. 즉, 이 기준전원배선(15) 및 동작전원배선(15)의 각각은 ASIC(31)의 각 변을 따라 연장하고 평면형상이 링형상으로 구성된다.
이와 같이 구성되는 버퍼회로(20)은 버퍼회로셀을 사용하여 예를 들면 도5도(등가회로도)에 도시한 출력버퍼회로 및 그의 전단논리회로를 구성할 수 있다. 즉, 상술한 바와 같이 출력버퍼회로는 버퍼회로(20)의 출력버퍼회로셀(20B)의 상보형 MISFET로 구성된다. 또, 출력버퍼회로의 전단논리회로는 버퍼회로(20)의 입력버퍼회로셀(20I)로 구성된다. 도 5에 있어서 Din(20)은 출력신호의 입력단자,는 인에이블신호단자이다.
상기 버퍼회로(20)의 영역 즉, ASIC(31)의 주변영역에 있어서는 도 1 및 도 4에 도시한 바와 같이 출력버퍼회로셀(20B)의 상보형 MISFET의 n채널 MISFET Qn1이 배치된 p형 웰영역(4) 및 p-형 반도체기판(1)의 각각의 사이에 분리영역(2)가 구성된다. 분리영역(2)는 n형 반도체영역(또는 n형 웰영역)으로 구성되고, 상기 p형 웰영역(4)의 측면 및 밑면의 실질적인 전영역을 따라서 이 p형 웰영역(4)를 피복하여 구성된다. 바꾸어 말하면, p형 웰영역(4)는 그의 접합깊이에 비해서 깊은 접합깊이를 갖는 분리영역(n형 반도체영역)(2)의 주면부에 구성된다. 이 분리영역(2)는 p형 웰영역(4) 및 p-형 반도체기판(1)의 각각에 대해 역도전형인 n형 반도체영역으로 구성되기 때문에, p형 웰영역(4) 및 p-형 반도체기판(1)의 각각은 pn접합에 의해 분리된다.
상기 분리영역(2)인 n형 반도체영역에는 p형 웰영역(4) 및 p-형 반도체기판(1)의 각각에 대해 역바이어스로 되는 전위가 공급된다. 본 실시예의 ASIC(31)은 기준전원 Vss 및 동작전원 Vcc의 2계통의 전원이 사용되기 때문에, 분리영역(2)에는 동작전원 Vcc가 공급된다. 분리영역(2)에 공급되는 동작전원 Vcc로서는 버퍼회로(20)의 출력버퍼회로셀(20B)에 공급되는 동작전원 Vcc1을 공급해도 좋지만, 그것에 비해서 잡음의 발생이 적고 전위의 안정성이 높은 입력버퍼회로셀(20I) 또는 내부회로(22)에 공급되는 동작전원 Vcc2를 공급한다. 분리영역(2)로의 동작전원 Vcc2의 공급은 도 1, 도 3 및 도 4에 도시한 바와 같이, 외부단자(15)에서 직접 인출되거나 또는 상기 입력버퍼회로셀(20I)상을 연장하는 동작전원배선(Vcc2)(15)에서 인출된 동작전원배선(Vcc2)(15)에 의해 실행된다. 이 동작전원배선(15)는 배선(12) 및 n+형 반도체영역(8)의 각각을 통해서 분리영역(2)로 동작전원 Vcc2를 공급한다.
상기 분리영역(2)는 버퍼회로(20)의 배열방향을 따라서 인접하는 다른 분리영역(2)와 일체로 구성되고 전기적으로 접속된다. 도 3에 2점쇄선으로 둘러싸인 부호(2)로 나타낸 바와 같이, ASIC(31)의 방형 형상의 한변을 따라 배열되는 여러개의 버퍼회로(20)의 각각의 분리영역(2)는 서로 일체로 구성되고 공통화된다. ASIC(31)의 각 변마다 공통화된 분리영역(2)의 각각은 서로 분리되어 격리된다. 상기 분리영역(2)의 일체화는 여러개의 버퍼회로(20)의 출력버퍼회로셀(20B)내의 p형 웰영역(4)의 각각의 일체화를 의미한다. 또, 상기 분리영역(2)의 상호의 분리는 ASIC(31)의 각 변마다 공통화된 출력버퍼회로셀(20B)내의 p형 웰영역(4)사이의 분리를 의미한다. 상기 분리영역(2)는 여러개의 버퍼회로(20)마다 서로 분리하여 배치된 경우, 각각의 분리영역(2)는 p-형 반도체기판(1)에서 p형 웰영역(4)를 전기적으로 분리하고, 이 p형 웰영역(4)나 그의 주면에 구성되는 n채널 MISFET Qn1에 긍급되는 전원 또는 신호레벨을 자유롭게 설정할 수 있다는 특징이 있다. 반대로, 분리영역(2)는 여러개의 버퍼회로(20)의 각각에 있어서 서로 일체로 구성된 경우에 각각의 분리영역(2)를 서로 분리하여 격리시키는 영역을 폐지할 수 있으므로, 이 격리영역에 상당하는 분만큼 분리영역(2)의 점유면적을 축소할 수 있다는 특징이 있다. ASIC(31)은 여러개의 분리영역(2)를 버퍼회로(20)마다 서로 분리하거나 또는 서로 일체화하는 경우중 어떠한 것으로 해도 좋지만, 본 실시예의 ASIC(31)은 소정수의 버퍼회로(20)의 분리영역(2)를 일체로 구성함과 동시에 이 일체화된 분리영역(2) 사이를 서로 분리시켜 상술한 양자의 특징을 얻는 구조로 구성된다.
상기 버퍼회로(20)의 출력버퍼회로셀(20B)의 p채널 MISFET Qp1을 배치한 n형 웰영역(3)은 기본적으로 p-형 반도체기판(1)에 대해 pn 접합에 의해 전기적으로 분리된다. 따라서, 버퍼회로(20)의 점유면적을 축소할 목적으로 분리영역(2)는 출력버퍼회로셀(20B)의 n채널 MISFET Qn1을 배치한 p형 웰영역(4)와 p-형 반도체기판(1)의 각각의 사이에만 구성된다. 또, 분리영역(2)는 마찬가지로 점유면적을 축소할 목적으로 기본적으로 버퍼회로(20)의 입력버퍼회로셀(20I) 및 내부회로(22)의 영역에는 구성하지 않는다. 기본적으로, 버퍼회로(20)의 출력버퍼회로셀(20B)내의 n형 웰영역(3)은 출력버퍼회로셀(20B)내의 p형 웰영역(4)와 마찬가지로 일체화되거나 또는 분리된다. 또, 기본적으로 버퍼회로(20)의 입력버퍼회로셀(20I)내의 p형 웰영역(4) 및 n형 웰영역(3)의 각각은 출력버퍼회로셀(20B)내의 p형 웰영역(4) 및 n형 웰영역(3)의 각각의 일체화 또는 분리에 대응하여 일체화 또는 분리된다.
상기 분리영역(2)는 ASIC(31)의 제조프로세스에 있어서 p-형 반도체기판(1)의 주면의 버퍼회로형성영역(주변영역)에 n형 불순물을 도입하고, 이 n형 불순물에 연장확산을 실시하여 형성한다. n형 불순물은 이온주입법 또는 고체상 확산법을 사용하여 도입된다. n형 웰영역(3) 및 p형 웰영역(4)의 각각은 분리영역(2)를 형성한 후에 형성된다. 즉, 분리영역(2)인 n형 반도체영역은 n형 웰영역(3)보다 전공정이고 또한 n형 웰영역(3)과는 다른 공정에서 형성된다.
또, 상기 분리영역(2)는 n형 웰영역(3)과 동일한 공정에서 형성해도 좋다.이 경우, 분리영역(2)로 되는 n형 웰영역(3)을 형성한 후 그의 주면부에는 p형 웰영역(4)가 형성된다.
다음에, 상기 ASIC(31)의 내부회로(22)를 구성하는 기본셀(21)의 구조에 대해서, 상기 도 1 및 도 6(주요부 평면도)을 사용해서 간단히 설명한다.
도 1 및 도 6에 도시한 바와 같이, 기본셀(21)은 4개의 n채널 MISFET Qn2 및 4개의 p채널 MISFET Qp2의 합계 4개의 상보형 MISFET로 구성된다.
상기 기본셀(21)의 n채널 MISFET Qn2는 소자분리절연막(5)에 의해 주위가 규정된 활성영역내에 있어서 p형 웰영역(4)의 주면에 구성된다. n채널 MISFET Qn2는 주로 p형 웰영역(4), 게이트절연막(6), 게이트전극(7), 소스영역 및 드레인영역인 한쌍의 n+형 반도체영역(8)로 구성된다.
기본셀(21)의 p채널 MISFET Qp2는 마찬가지로 소자분리절연막(5)에 의해 주위가 규정된 활성영역내에 있어서 n형 웰영역(3)의 주면에 구성된다. p채널 MISFET Qp2는 주로 n형 웰영역(3), 게이트절연막(6), 게이트전극(7), 소스영역 및 드레인영역인 한쌍의 p+형 반도체영역(9)로 구성된다.
상기 기본셀(21)의 4개의 n채널 MISFET Qn2는 상술한 버퍼회로(20)과 마찬가지로, 게이트길이방향으로 일체로 구성된다. 마찬가지로,4개의 p채널 MISFET Qp2는 게이트길이방향으로 일체로 구성된다. 이 기본셀(21)은 4입력 NAND 게이트회로를 간단히 배치할 수 있는 레이아웃으로 구성된다. 상기 기본셀(21)의 각각의 상보형 MISFET는 배선(12)에 의해 결선되고, 이 기본셀(21)또는 여러개가 조합된 기본셀(21)은 도 3에 도시한 클럭버퍼회로L1, 논리회로L2, L3 등을 구성한다. 기본셀(21) 사이의 결선(전원배선도 포함한다)은 도 3중 횡방향으로 연장하는 결선을 배선(12)로 구성하고, 종방향으로 연장하는 결선을 배선(15)로 구성한다. 기본셀(21)의 내부의 결선 및 기본셀(21) 사이의 결선 등은 컴퓨터를 사용하는 자동배치배선시스템에 의해 자동적으로 레이아웃된다.
기본셀(21)의 n채널 MISFET Qn2의 소스영역에 상당하는 n+형 반도체영역(8) 및 이 n채널 MISFET Qn2를 배치하는 p형 웰영역(4)에는 기준전원 Vss2가 공급된다. 기준전원 Vss2는 도 3 및 도 6에 도시한 바와 같이, 버퍼회로(20)의 입력버퍼회로셀(20I)상을 연장하는 기준전원배선(Vss2)(15)에서 기본셀(21)상을 연장하는 기준전원배선(Vss2)(12)를 거쳐 기본셀(21)로 공급된다. 마찬가지로, 기본셀(21)의 p채널 MISFET Qp2의 소스영역에 상당하는 p+형 반도체영역(9) 및 이 p채널 MISFET Qp2를 배치하는 n형 웰영역(3)에는 동작전원 Vcc2가 공급된다. 동작전원 Vcc2는 도 3 및 도 6에 도시한 바와 같이, 버퍼회로(20)의 입력버퍼회로셀(20I)상을 연장하는 동작전원배선(Vcc2)(15)에서 기본셀(21)상을 연장하는 동작전원배선(Vcc2)(12)를 거쳐서 기본셀(21)로 공급된다. 또, 상기 버퍼회로(20)의 입력버퍼회로셀(20I)를 구성하는 상보형 MISFET는 기본셀(21)을 구성하는 상보형 MISFET와 실질적으로 동일한 구조로 구성된다. 또한, 기본셀(21)내의 p형 웰영역(4) 및 n형 웰영역(3)의 각각은 기본적으로 소정수의 기본셀(21)마다 일체로 구성되고, 이 일체화된 p형 웰영역(4) 및 n형 웰영역(3)의 각각은 서로 분리되어 격리된다.
이와 같이 구성되는 ASIC(31)은 다음과 같은 작용효과를 얻을 수 있다. [1] p-형 반도체기판(1)의 주면의 주변영역에 배치되며 n채널 MISFET Qn1을 갖는 버퍼회로(20)의 출력버퍼회로셀(20B)에 기준전원 Vss1이 공급되고, 상기 p-형 반도체기판(1)의 주면의 중앙영역에 배치되며 상보형 MISFET를 갖는 내부회로(22)(버퍼회로(20)의 입력버퍼회로셀(20I)도 포함한다)에 상기 기준전원Vss1에 대해 독립되어 있는 기준전원 Vss2가 공급되는 ASIC(31)에 있어서, 상기 버퍼회로(20)의 출력버퍼회로셀(20B)의 n채널 MISFET Qn1을 상기 p-형 반도체기판(1)의 주면부에 형성한 p형 웰영역(4)의 주면에 구성하고, 이 p형 웰영역(4)와 상기 p-형 반도체기판(1)의 각각의 사이에 양자 사이를 전기적으로 분리하는 분리영역(2)를 구성한다. 이 구성에 의해, 상기 버퍼회로(20)의 출력버퍼회로셀(20B)로 구성된 출력버퍼회로의 동작에 의해서 기준전원 Vss1에 잡음(전위의 혼들림)가 발생한 경우, 기준전원 Vss1 및 기준전원 Vss2의 각각의 전위차에 따라서 상기 p형 웰영역(4) 및 상기 p-형 반도체기판(1)의 각각에 흐르는 트리거전류(도 1중 부호I를 붙여 도시한다)를 상기 분리영역(2)에 의해 차폐할수 있기 때문에, 상기 p-형 반도체기판(1) 및 내부회로(22)의 상보형 MISFET 등으로 구성되는 기생사이리스터의 기동을 역제하여 ASIC(31)의 래치업내압을 향상시킬 수 있다.
[2] 상기 구성 [1]의 분리영역(2)는 상기 p형 웰영역(4)의 주위를 덮는 n형 반도체영역으로 구성되고, 이 n형 반도체영역에는 상기 내부회로(22)에 공급되는 전원의 상기 p형 웰영역(4) 및 상기 p-형 반도체기판(1)의 각각에 대해 역바이어스로 되는 동작전원 Vcc2가 인가된다. 이 구성에 의해, 상기 분리영역(2)의 n형 반도체영역에는 상기 버퍼회로(20)의 출력버퍼회로셀(20B)로 구성되는 출력버퍼회로의 동작에 의해서 잡음이 많이 발생하는 동작전원 Vcc1에 비해 잡음의 발생이 적고 안정성이 높은 동작전원 Vcc2를 공급하므로, 상기 트리거전류의 차폐 능력을 높여 ASIC(31)의 래치업내압을 더욱더 향상시킬 수 있다.
[3] 상기 구성 [1] 또는 [2]의 버퍼회로(20)의 출력버퍼회로셀(20B)는 n채널 MISFET Qn1 및 p채널 MISFET Qp1을 갖는 상보형 MISFET로 구성된다. 이 구성에 의해, 상기 버퍼회로(20)의 출력버퍼회로셀(20B)의 상보형 MISFET의 출력신호레벨의 하이레벨측에는 임계값전압에 상당하는 전압강하가 없으므로, 특히 버퍼회로(20)의 출력버퍼회로셀(20B)로 출력버퍼회로를 구성한 경우에 동작전압의 범위를 확장시킬 수 있다. 이 결과, 비례축소규칙에 따라 출력버퍼회로에 공급되는 동작전원 Vcc1의 레벨이 5V에서 3.3V로 강압된 경우에 있어서 TTL레벨에서의 인터페이스를 실현할 수 있다.
[4] 상기 구성 [3]의 버퍼회로(20)의 출력버퍼회로셀(20B)의 상보형 MISFET의 n채널 MISFET Qn1은 상기 p형 웰영역(4)의 주면에 구성되고, p채널 MISFET Qp1은 n형 웰영역(3)의 주면에 구성되고, 상기 분리영역(2)는 상기 p형 웰영역(4) 및 상기 p-형 반도체기판(1)의 각각의 사이에만 구성된다. 이 구성에 의해, 상기 n형 웰영역(3)은 기본적으로 p-형 반도체기판(1)에 대해 전기적으로 분리되고, 그 결과 이 영역의 분리영역(2)를 생략할 수 있으므로 이 생략한 분리영역(2)에 상당하는 분만큼 버퍼회로(20)의 점유면적을 축소하여 ASIC(31)의 집적도를 향상시킬 수 있다.
[5] 상기 구성 [1] 내지 [4]중 어느 1개의 버퍼회로(20)의 출력버퍼회로셀(20B)의 n채널 MISFET Qn1이 형성된 p형 웰영역(4) 및 상기 p-형 반도체기판(1)의 각각의 사이에만 상기 분리영역(2)가 구성되고, 상기 내부회로(22)의 상보형MISFET의 n채널 MISFET Qn2(또는 p형 웰영역(4)) 및 상기 p-형 반도체기판(1)의 각각의 사이에는 상기 분리영역(2)가 구성되지 않는다. 이 구성에 의해, 트리거전류의 발생원으로 되는 버퍼회로(20)의 출력버퍼회로셀(20B)의 p형 웰영역(4)를 상기 p-형 반도체기판(1)에서 전기적으로 분리시켜 내부회로(22)의 영역에서의 래치업내압을 향상시켰으므로, 이 내부회로(22)의 영역에서의 상기 분리영역(2)를 생략하고 이 생략한 분리영역(2)에 상당하는 분만큼 내부회로(22)의 점유면적을 축소하여 ASIC(31)의 집적도를 향상시킬 수 있다.
[6] 상기 구성 [1] 내지 [5]중 어느 1개의 버퍼회로(20)은 상기 p-형 반도체기판(1)의 주면의 주변영역에 여러개 배치되고, 이 여러개 배치된 버퍼회로(20)중 인접하는 버퍼회로(20)의 각각의 분리영역(2)는 일체로 구성된다. 이 구성에 의해, 상기 여러개 배치된 버퍼회로(20)의 각각의 분리영역(2) 사이의 격리영역을 폐지하고 이 격리영역에 상당하는 분만큼 p-형 반도체기판(1)의 주면의 주변영역(버퍼회로(20)의 배치영역)의 점유면적을 축소할 수 있으므로 ASIC(31)의 집적도를 향상시킬 수가 있다.
[7] 상기 구성 [1] 내지 [5]중 어느 1개의 버퍼회로(20)은 p-형 반도체기판(1)의 주면의 주변영역에 여러개 배치되고, 이 여러개 배치된 버퍼회로(20)의 각각의 p형 웰영역(4)(또는 p형 웰영역(4) 및 n형 웰영역(3))는 서로 분리되거나 또는 이 여러개 배치된 버퍼회로(20)중 소정수마다의 버퍼회로(20)의 p형 웰영역(4)(또는 p형 웰영역(4) 및 n형 웰영역(3))는 일체로 구성됨과 동시에, 일체로 구성된 p형 웰영역(4)(또는 p형 웰영역(4) 및 n형 웰영역(3)) 사이는 서로 분리되고, 이 서로 분리되었을 때마다 상기 기준전원 Vss1(또는 기준전원 Vss1 및 동작전원 Vcc1)이 독립적으로 버퍼회로(20)으로 공급된다. 이 구성에 의해, 상기 여러개 배치된 버퍼회로(20)의 출력버퍼회로셀(20B)로 구성된 출력버퍼회로가 동시에 동작한 경우, 상기 기준전원 Vss1(또는 동작전원 Vcc1)에 발생하는 잡음을 분리영역(2)가 분리되었을 때마다 분산시키고 이 분산된 각각의 잡음을 작게 할수 있으므로, 상기 트리거전류를 작게 하여 ASIC(31)의 래치업내압을 더욱더 향상시킬 수가 있다. 또, 상기 여러개 배치된 버퍼회로(20)의 각각 또는 상기 여러개 배치된 버퍼회로(20)중의 소정수마다의 버퍼회로(20)의 각각은 상기 분리영역(2) 및 p-형 반도체기판(1)을 거쳐서 전기적으로 분리되어 독립화되므로, 상기 버퍼회로(20)의 각각에 공급되는 기준전원 Vss1(또는 동작전원 Vcc1)의 각각의 레벨을 여러종류로 설정할 수 있다. 예를 들면, 기준전원 Vss1은 0V 및 1V의 2계통을 설정할 수 있다. 즉, ASIC(31)은 여러종류의 동작전압의 범위(입출력신호레벨)를 구비할 수 있다.
또, 상술한 분리영역(2)는 상기 도 3에 도시한 바와 같이, 내부회로(22)의 클럭버퍼회로L1의 영역에 구성해도 좋다. 클럭버퍼회로L1은 상기 버퍼회로(20)에 공급되는 기준전원 Vss1 및 동작전원 Vcc1, 클럭버퍼회로L1을 제외한 내부회로(22)의 각각에 공급되는 기준전원 Vss2 및 동작전원 Vcc2의 각각과 분리되어 독립화된 전원이 긍급된다. 또, 이 클럭버퍼회로L1은 구동능력이 크기 때문에 잡음의 발생원으로 된다.
또, 상기 실시예의 ASIC(31)은 n형 웰영역(3) 및 p형 웰영역(4)를 갖는 2중웰구조를 채용하지만, 본 발명은 이것에 한정되지 않고 ASIC(31)에 n형 웰영역(3)만을 갖는 단일 웰구조를 채용해도 좋다.
또, 상기 실시예의 ASIC(31)은 내부회로(22)의 기본셀(21)을 구성하는 상보형 MISFET에 단일의 드레인구조를 채용하였지만, 본 발명은 ASIC(31)의 상보형 MSFET에 LDD(Lightly Doped Drain)구조를 채용해도 좋다.
또, 상기 실시예의 ASIC(31)은 2층배선구조를 채용했지만, 본 발명은 ASIC(31)에 3층 또는 그 이상의 배선층수의 다층배선구조를 채용해도 좋다.
[실시예 2]
본 실시예2는 상기 ASIC(31)을 n형 반도체기판으로 구성한 본 발명의 제2 실시예이다.
본 발명의 실시예2인 ASIC의 구조를 도 7(주요부 단면도)에 도시한다.
도 7에 도시한 바와 같이, 본 실시예2의 ASIC(31)은 n-형 반도체기판(1)을 주체로 해서 구성된다. 분리영역(2)는 ASIC(31)의 버퍼회로(20)의 출력버퍼회로셀(20B)의 p채널 MISFET Qp1이 배치되는 n형 웰영역(3) 및 n-형 반도체기판(1)의 각각의 사이에 배치된다. 이 분리영역(2)는 p형 반도체영역으로 구성되고 기준전원 Vss2가 공급된다. 버퍼회로(20)의 출력버퍼회로셀(20B)의 n채널 MISFET Qn1이 배치되는 p형 웰영역(4)는 n-형 반도체기판(1)과 분리되기 때문에, 분리영역(2)를 구성하지 않는다.
이상, 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다.
예를 들면, 본 발명은 기본셀을 여러개 배치한 기본셀열 사이에 배선채널영역을 배치하는 고졍채널방식을 채용하는 ASIC에 적용할 수 있다.
또, 본 발명은 게이트어레이방식, 표준셀방식, 마스터슬라이스방식 등의 방법으로 구성되는 반도체집적회로장치에 적용할 수 있다.
또한, 본 발명은 ASIC에 한정되지 않고, 논리LSI, 메모리LSI 등 버퍼회로와 내부회로에 의해 전원이 분할되고 내부회로에 상보형 MISFET를 갖는 반도체집적회로장치에 녈리 적용할 수 있다.
또한, 본 발명은 상보형 MISFET 및 바이플라 트랜지스터를 탑재한 ASIC에 적용할 수 있다.
또한, 본 발명은 출력버퍼회로가 푸시풀회로로 구성되는 ASIC에 적용할수 있다.
본원에 있어서 개시되는 발명중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다.
[1] 상보형 MISFET를 갖는 내부회로 및 버퍼회로의 각각에 공급되는 전원이 서로 독립되어 있는 반도체집적회로장치에 있어서 래치업내압을 향상시킬 수가 있다.
[2] 상기 효과 [1]에 부가해서, 상기 버퍼회로의 동작전압의 범위를 확장시킬 수 있다.
[3] 상기 효과 [2]에 부가해서, 상기 출력버퍼회로의 점유면적을 축소하여 반도체집적회로장치의 집적도를 향상시킬 수 있다.
[4] 상기 효과 [1] 내지 [3]중 어느 1개에 부가해서, 상기 내부회로의 점유면적을 축소하여 반도체집적회로장치의 집적도를 향상시킬 수 있다.
[5] 상기 효과 [1] 내지 [4]중 어느 1개에 부가해서, 상기 출력버퍼회로에 공급되는 전원의 레벨을 자유롭게 설정할 수가 있다.

Claims (39)

  1. (a) 제1 도전형의 반도체기판,
    (b) 각각 반도체기판내에 형성된 제1 도전형의 여러개의 제1 웰영역과 상기 제1 도전형과 반대의 제2 도전형의 여러개의 제2 웰영역,
    (c) 상기 여러개의 제1 웰영역 중의 하나에 형성된 제2 도전형의 채널영역을 갖는 제1 MISFET와 상기 여러개의 제2 웰영역 중의 하나에 형성된 제1 도전형의 채널영역을 갖는 제2 MISFET가 직렬 접속되어 이루어지는 출력버퍼회로,
    (d) 상기 제1 및 제2 MISFET의 드레인에 접속된 본딩패드,
    (e) 상기 여러개의 제1 웰영역 중의 다른 하나에 형성된 제2 도전형의 채널영역을 갖는 제3 MISFET와 상기 여러개의 제2 웰영역 중의 다른 하나에 형성된 제1 도전형의 채널영역을 갖는 제4 MISFET와 직렬 접속되어 이루어지는 내부회로 및
    (f) 상기 여러개의 제1 웰영역 중의 하나의 웰영역과 상기 반도체기판을 전기적으로 분리하기 위해 상기 여러개의 제1 웰영역 중의 하나의 웰영역을 둘러싸도록 상기 반도체기판내에 형성된 제2 도전형의 제3 웰영역을 갖고,
    상기 여러개의 제1 웰영역 중의 하나의 웰영역과 상기 제1MISFET의 소스는 제1 기준전압이 공급되는 제1 배선이 접속되어 있고, 상기 여러개의 제2 웰영역 중의 하나의 웰영역과 상기 제2 MSFET의 소스에는 제2 기준전압이 공급되는 제2 배선이 접속되어 있고,
    상기 여러개의 제1 웰영역 중의 다른 하나의 웰영역과 상기 제3 MISFET의 소스에는 상기 제1 기준전압이 공급되는 제3 배선이 접속되어 있고, 상기 여러개의 제2 웰영역 중의 다른 하나의 웰영역과 상기 제4 MISFET의 소스에는 상기 제2 기준전압이 공급되는 제4 배선이 접속되어 있고,
    상기 제1 배선과 상기 제3 배선은 상기 반도체기판상에서는 전기적으로 독립이고, 상기 제2 배선과 상기 제4 배선은 상기 반도체기판상에서는 전기적으로 독립인 것을 특징으로 하는 반도체집적회로장치.
  2. (a) 제1 도전형의 반도체기판,
    (b) 상기 반도체기판내에 형성된 제1 도전형의 제1 웰영역과 상기 제1 도전형과는 반대의 제2 도전형으로서 상기 반도체기판내에 형성된 제2 웰영역,
    (c) 상기 제1 웰영역에 형성된 제2 도젼형의 채널영역을 갖는 제1 MISFET와 상기 제2 웰영역에 형성된 제1 도전형의 채널영역을 갖는 제2 MISFET가 직렬 접속되어 이루어지는 출력버퍼회로,
    (d) 상기 제1 및 제2 MISFET의 드레인에 접속된 본딩패드,
    (e) 상기 제1 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 형성된 제1 도전형의 제3 웰영역과 상기 제2 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 형성된 제2 도전형의 제4 웰영역,
    (f) 상기 제3 웰영역에 형성된 제2 도전형의 채널영역을 갖는 제3 MISFET와 상기 제4 웰영역에 형성된 제1 도전형의 채널영역을 갖는 제4 MISFET가 직렬 접속되어 이루어지는 내부회로 및
    (g) 상기 제1 웰영역과 상기 반도체기판을 전기적으로 분리하기 위해 상기 제1 웰영역을 둘러싸도록 상기 반도체기판내에 형성된 제2 도전형의 제5 웰영역을 갖고,
    상기 제1 웰영역과 상기 제1 MISFET의 소스에는 제1 기준전압이 공급되는 제1 배선이 접속되어 있고, 상기 제2 웰영역과 상기 제2 MISFET의 소스에는 제2 기준전압이 꽁급되는 제2 배선이 접속되어 있고, 상기 제3 웰영역과 상기 제3 MISFET의 소스에는 상기 제1 기준전압이 공급되는 제3 배선이 접속되어 있고, 상기 제4 웰영역과 상기 제4 MISFET의 소스에는 상기 제2 기준전압이 공급되는 제4 배선이 접속되어 있고,
    상기 제1 배선과 상기 제3 배선은 상기 반도체기판상에서는 전기적으로 독립이고, 상기 제2 배선과 상기 제4 배선은 상기 반도체기판상에서는 전기적으로 독립인 것을 특징으로 하는 반도체집적회로장치.
  3. 제2항에 있어서,
    상기 제5 웰영역에는 상기 제2 기준전압이 공급되어 있는 것을 특징으로 하는 반도체집적회로장치.
  4. 제3측에 있어서,
    상기 제5 웰영역은 상기 제2 기준전압을 공급하기 위해 상기 제4 배선에 접속되어 있는 것을 특징으로 하는 반도체집적회로장치.
  5. 제3항에 있어서,
    상기 제1 기준전압은 3.3V이고, 상기 제2 기준전압은 0V인 것을 특징으로 하는 반도체집적회로장치.
  6. (a) 제1 도전형의 반도체기판,
    (b) 상기 반도체기판내에 형성된 제1 도전형의 제1 웰영역과 상기 제1 도전형과는 반대의 제2 도전형으로서 상기 반도체기판내에 형성된 제2 웰영역,
    (c) 상기 제1 월영역에 형성된 제2 도전형의 채널영역을 갖는 제1 MISFET와 상기 제2 웰영역에 형성된 제1 도전형의 채널영역을 갖는 제2 MISFET,
    (d) 상기 제1 및 제2 MISFET의 드레인에 접속된 본딩패드,
    (e) 상기 제1 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 형성된 제1 도전형의 제3 웰영역과 상기 제2 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 힝성된 제2 도전형의 제4 웰영역,
    (f) 상기 제3 웰영역에 형성된 제2 도전형의 채널영역을 갖는 제3 MISFET와 상기 제4 웰영역에 형성된 제1 도전형의 채널영역을 갖는 제4 MISFET 및
    (g) 상기 제1 웰영역의 주위 및 깊이방향에 있어서 상기 제1 웰영역과 pn접합을 형성하도록 상기 반도체기판내에 형성된 제2 도전형의 제5 웰영역을 갖고
    상기 제3 및 제4 MISFET의 드레인은 상기 제2 MISFET의 게이트에 접속되어 있고,
    상기 제1 웰영역과 상기 제1 MISFET의 소스에는 제1 기준전압이 공급되는 제1 배선이 접속되어 있고, 상기 제2 웰영역과 상기 제2 MISFET의 소스에는 제2 기준전압이 공급되는 제2 배선이 접속되어 있고,
    상기 제3 웰영역과 상기 제3 MISFET의 소스에는 상기 제1 기준전압이 공급되는 제3 배선이 접속되어 있고, 상기 제4 웰영역과 상기 제4 MISFET의 소스에는 상기 제2 기준전압이 공급되는 제4 배선이 접속되어 있고,
    상기 제1 배선과 상기 제3 배선은 상기 반도체기관상에서는 전기적으로 독립이고, 상기 제2 배선과 상기 제4 배선은 상기 반도체기판상에서는 전기적으로 독립인 것을 특징으로 하는 반도체집적회로장치.
  7. 제6항에 있어서,
    상기 제5 웰영역에는 상기 제2 기준전압이 공급되어 있는 것을 특징으로 하는 반도체집적회로장치.
  8. 제7항에 있어서,
    상기 제5 웰영역은 상기 제2 기준전압을 공급하기 위해 상기 제4 배선에 접속되어 있는 것을 특징으로 하는 반도체집적회로장치.
  9. 제6항에 있어서,
    상기 제1 기준전압은 3.3V이고, 상기 제2 기준전압은 0V인 것을 특징으로 하는 반도체집적회로장치.
  10. 제6항에 있어서,
    상기 제1 및 제2 MISFET는 출력버퍼를 구성하는 것을 특징으로 하는 반도체집적회로장치.
  11. 제10항에 있어서,
    상기 반도체기판은 4각형의 주면을 갖고, 상기 본딩패드는 상기 4각형의 4변에 따라서 배치되어 있고, 상기 본딩패드의 안쪽에 상기 출력버퍼가 여러개 배치되어 있는 것을 특징으로 하는 반도체집적회로장치.
  12. 제11항에 있어서,
    상기 출력버퍼가 형성된 영역상에는 상기 제1 및 제2 배선이 배치되어 있고, 상기 제1 및 제2 배선은 상기 본딩패드에 접속되어 있는 것을 특징으로 하는 반도체집적회로장치.
  13. 제12항에 있어서,
    상기 제1 및 제2 배선의 안쪽에 있어서 상기 제3 및 제4 배선이 링형상으로 배치되어 있는 것을 특징으로 하는 반도체집적회로장치.
  14. 제13항에 있어서,
    상기 제3 및 제4 배선은 상기 제1 및 제2 배선이 접속된 본딩패드와는 다른 본딩패드에 접속되어 있는 것을 특징으로 하는 반도체집적회로장치.
  15. (a) p형의 반도체기판,
    (b) 상기 반도체기판내에 형성된 p형의 제1 웰영역과 상기 반도체기판내에 형성된 n형의 제2 웰영역,
    (c) 상기 제1 웰영역에 형성된 n형의 채널영역을 갖는 제1 MISFET와 상기 제2 웰영역에 형성된 p형의 채널영역을 갖는 제2 MISFET,
    (d) 상기 제1 및 제2 MISFET의 드레인에 접속된 본딩패드,
    (e) 상기 제1 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 형성된 p형의 제3 웰영역과 상기 제2 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 형성된 n형의 제4 웰영역,
    (f) 상기 제3 웰영역에 형성된 n형의 채널영역을 갖는 제3 MISFET와 상기 제4 웰영역에 형성된 p형의 채널영역을 갖는 제4 MISFET 및
    (g) 상가 제1 웰영역의 주위 및 깊이방향에 있어서 상기 제1 웰영역과 pn접합을 형성하도록 상기 반도체기판내에 형성된 n형의 제5 웰영역을 갖고,
    상기 제3 및 제4 MSFET의 드레인은 상기 제2 MISFET의 게이트에 접속되어 있고,
    상기 제1 웰영역과 상기 제1 MISFET의 소스에는 제1 기준전압이 공급되는 제1 배선이 접속되어 있고, 상기 제2 웰영역과 상기 제2 MISFET의 소스에는 제2 기준전압이 공급되는 제2 배선이 접속되어 있고,
    상기 제3 웰영역과 상기 제3 MISFET의 소스에는 상기 제1 기준전압이 공급되는 제3 배선이 접속되어 있고, 상기 제4 웰영역과 상기 제4 MISFET의 소스에는 상기 제2 기준전압이 공급되는 제4 배선이 접속되어 있고,
    상기 제1 배선과 상기 제3 배선은 상기 반도체기판상에서는 전기적으로 독립이고, 상기 제2 배선과 상기 제4 배선은 상기 반도체기판상에서는 전기적으로 독립인 것을 특징으로 하는 반도체집적회로장치.
  16. (a) n형의 반도체기판,
    (b) 상기 반도체기판내에 형성된 n형의 제1 웰영역과 상기 반도체기판내에 형성된 p형의 제2 웰영역,
    (c) 상기 제1 웰영역에 형성된 p형의 채널영역을 갖는 제1 MISFET와 상기 제2 웰영역에 형성된 n형의 채널영역을 갖는 제2 MISFET,
    (d) 상기 제1 및 제2 MISFET의 드레인에 접속된 본딩패드,
    (e) 상기 제1 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 형성된 n형의 제3 웰영역과
    상기 제2 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 형성된 p형의 제4 웰영역,
    (f) 상기 제3 웰영역에 형성된 p형의 채널영역을 갖는 제3 MISFET와 상기 제4 웰영역에 형성된 n형의 채널영역을 갖는 제4 MISFET 및
    (g) 상기 제1 웰영역의 주위 및 깊이방향에 있어서 상기 제1 웰영역과 pn접합을 형성하도록 상기 반도체기판내에 형성된 p형의 제5 웰영역을 갖고,
    상기 제3 및 제4 MISFET의 드레인은 상기 제2 MISFET의 게이트에 접속되어 있고,
    상기 제1 웰영역과 상기 제1 MISFET의 소스에는 제1 기준전압이 공급되는 제1 배선이 접속되어 있고, 상기 제2 웰영역과 상기 제2 MISFET의 소스에는 제2 기준전압이 공급되는 제2 배선이 접속되어 있고,
    상기 제3 웰영역과 상기 제3 MSFET의 소스에는 상기 제1 기준전압이 공급되는 제3 배선이 접속되어 있고, 상기 제4 웰영역과 상기 제4 MISFET의 소스에는 상기 제2 기준전압이 공급되는 제4 배선이 접속되어 있고,
    상기 제1 배선과 상기 제3 배선은 상기 반도체기판상에서는 전기적으로 독립이고, 상기 제2 배선과 상기 제4 배선은 상기 반도체기판상에서는 전기적으로 독립인 것을 특징으로 하는 반도체집적회로장치.
  17. 제1 도전형의 반도체기판내에 제1 도전형의 제1 웰영역이 형성되고,
    상기 반도체기판내에 상기 제1 도전형과는 반대인 제2 도전형의 제2 웰영역이 형성되고,.
    상기 제1 웰영역에 형성된 제1 MSFET와 상기 제2 웰영역에 형성된 제2 MISFET가 직렬 접속되어 제1 출력버퍼회로가 구성되고,
    상기 제1 및 제2 MISFET의 드레인에 외부단자가 전기적으로 접속되고,
    상기 제1 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제1 도전형의 제3 웰영역이 형성되고,
    상기 제2 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제2 도전형의 제4 웰영역이 형성되고,
    상기 제3 웰영역에 형성된 제3 MISFET와 상기 제4 웰영역에 형성된 제4MISFET에 의해 내부회로가 구성되고,
    상기 제1 웰영역과 상기 반도체기판을 전기적으로 분리하기 위해서 상기
    제1 웰영역을 둘러싸도록 상기 반도체기판내에 제2 도전형의 제5 웰영역이 형성되고,
    상기 제1 웰영역과 상기 제1 MISFET의 소스에는 제1 배선을 거쳐서 제1 기준전압이 공급되고,
    상기 제3 웰영역과 상기 제3 MISFET의 소스에는 제2 배선을 거쳐서 상기 제1 기준전압이 공급되고,
    상기 제1 배선과 상기 제2 배선은 상기 반도체기판상에서는 전기적으로 독립되어 있고,
    상기 제1 및 제3 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제1 도전형의 제6 웰영역이 형성되고,
    상기 제2 및 제4 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제2 도전형의 제7 웰영역이 형성되고,
    상기 제6 웰영역에 형성된 제5 MISFET와 상기 제7 웰영역에 형성된 제6 MISFET가 직렬 접속되어 제2 출력버퍼회로가 구성되고,
    상기 제6 웰영역과 상기 반도체기판을 전기적으로 분리하기 위해서 상기 제6 웰영역을 둘러싸도록 상기 반도체기판내에 제2 도전형의 제8 웰영역이 형성되고,
    상기 제6 웰영역과 상기 제5 MISFET의 소스에는 제3 배선을 거쳐서 상기 제1 기준전압이 공급되고,
    상기 제3 배선과 상기 제2 배선은 상기 반도체기판상에서는 전기적으로 독립되어 있고,
    상기 제8 웰영역과 상기 제5 웰영역은 서로 분리해서 배치되는 것을 특징으로 하는 반도체집적회로장치.
  18. 제17항에 있어서,
    상기 제1 배선, 상기 제2 배선 및 상기 제3 배선은 상기 반도체기판상에서서로 전기적으로 독립되어 있는 것을 특징으로 하는 반도체집적회로장치.
  19. 제17에 있어서,
    상기 제1 배선과 상기 제3 배선은 상기 반도체기판상에서는 전기적으로 접속되어 있는 것을 특징으로 하는 반도체집적회로장치.
  20. 제17항, 제18항, 제19항중의 어느 한항에 있어서,
    상기 제1 및 제3 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제1 도전형의 제9 웰영역이 형성되고,
    상기 제9 웰영역에 형성된 제7 MISFET에 의해 내부회로가 구성되고,
    상기 제9 웰영역과 상기 반도체기판을 전기적으로 분리하기 위해서 상기 제9 웰영역을 둘러싸도록 상기 반도체기판내에 제2 도전형의 제10 웰영역이 형성되는 것을 특징으로 하는 반도체집적회로장치.
  21. 제20항에 있어서,
    상기 제9 웰영역과 상기 제7 MISFET의 소스에는 제4 배선을 거쳐서 상기 제 1 기준전압이 공급되고,
    상기 제1 배선, 상기 제3 배선 및 상기 제4 배선은 상기 반도체기판상에서 서로 전기적으로 독립되어 있는 것을 특징으로 하는 반도체집적회로장치.
  22. 제20항에 있어서,
    상기 제7 MISFET에 의해 클럭버퍼회로가 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  23. 제28항에 있어서,
    상기 제7 MISFET에 의해 클럭버퍼회로가 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  24. 제1 도전형의 반도체기판내에 제1 도전형의 제1 웰영역이 형성되고,
    상기 반도체기판내에 상기 제1 도전형과는 반대인 제2 도전형의 제2 웰영역이 형성되고,
    상기 제1 웰영역에 형성된 제1 MISFET와 상기 제2 웰영역에 형성된 제2 MSFET가 직렬 접속되어 제1 출력버퍼회로가 구성되고,
    상기 제1 및 제2 MISFET의 드레인에 외부단자가 전기적으로 접속되고,
    상기 제1 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제1 도전형의 제3 웰영역이 형성되고,
    상기 제2 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제2 도전형의 제4 웰영역이 형성되고,
    상기 제3 웰영역에 형성된 제3 MISFET와 상기 제4 웰영역에 형성된 제4 MISFET에 의해 내부회로가 구성되고,
    상기 제1 웰영역과 상기 반도체기판을 전기적으로 분리하기 위해서 상기 제1 웰영역을 둘러싸도록 상기 반도체기판내에 제2 도전형의 제5 웰영역이 형성되고,
    상기 제1 웰영역과 상기 제1 MISFET의 소스에는 제1 배선을 거쳐서 제1 기준전압이 공급되고,
    상기 제3 웰영역과 상기 제3 MISFET의 소스에는 제2 배선을 거쳐서 상기 제1 기준전압이 공급되고,
    상기 제1 및 제3 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제1 도전형의 제6 웰영역이 형성되고,
    상기 제2 및 제4 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제2 도전형의 제7 웰영역이 형성되고,
    상기 제6 웰영역에 형성된 제5 MISFET와 상기 제7 웰영역에 형성된 제6 MISFET가 직렬 접속되어 제2 출력버퍼회로가 구성되고,
    상기 제6 웰영역과 상기 반도체기판을 전기적으로 분리하기 위해서 상기 제6 웰영역을 둘러싸도록 상기 반도체기판내에 제2 도전형의 제8 웰영역이 형성되고,
    상기 제6 웰영역과 상기 제5 MISFET의 소스에는 제3 배선을 거쳐서 상기 제1 기준전압이 공급되고,
    상기 제1 배선, 상기 제2 배선 및 상기 제3 배선은 상기 반도체기판상에서 서로 전기적으로 독립되어 있는 것을 특징으로 하는 반도체집적회로장치.
  25. 제25항에 있어서,
    상기 제1 및 제3 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제1 도전형의 제9 웰영역이 형성되고,
    상기 제9 웰영역에 형성된 제7 MISFET에 의해 내부회로가 구성되고,
    상기 제9 웰영역과 상기 반도체기판을 전기적으로 분리하기 위해서 상기제9 웰영역을 둘러싸도록 상기 반도체기판내에 제2 도전형의 제10 웰영역이 형성되는 것을 특징으로 하는 반도체집적회로장치.
  26. 제25항 또는 제26항에 있어서,
    상기 제9 웰영역과 상기 제7 MISFET의 소스에는 제4 배선을 거쳐서 상기 제1 기준전압이 공급되고,
    상기 제1 배선, 상기 제2 배선, 상기 제3 배선 및 상기 제4 배선은 상기 반도체기판상에서는 서로 전기적으로 독립되어 있는 것을 특징으로 하는 반도체집적회로장치.
  27. 제26항에 있어서,
    상기 제7 MISFET에 의해 클럭버퍼회로가 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  28. 제27항에 있어서,
    상기 제7 MISFET에 의해 클럭버퍼회로가 구성되는 것을 특징으로 하는 반도체집적회로장치.
  29. 제1 도전형의 반도체기판내에 제1 도전형의 제1 웰영역이 형성되고,
    상기 반도체기판내에 상기 제1 도전형과는 반대인 제2 도전형의 제2 웰영역이 형성되고,
    상기 제1 웰영역에 형성된 제1 MISFET와 상기 제2 웰영역에 형성된 제2 MISFET가 직렬 접속되어 제1 출력버퍼회로가 구성되고,
    상기 제1 및 제2 MISFET의 드레인에 외부단자가 전기적으로 접속되고,
    상기 제1 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제1 도전형의 제3 웰영역이 형성되고,
    상기 제2 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제2 도전형의 제4 웰영역이 형성되고,
    상기 제3 웰영역에 형성된 제3 MISFET와 상기 제4 웰영역에 형성된 제4 MSFET에 의해 내부회로가 구성되고,
    상기 제1 웰영역과 상기 반도체기판을 전기적으로 분리하기 위해서 상기 제1 웰영역을 둘러싸도록 상기 반도체기판내에 제2 도전형의 제5 웰영역이 형성되고,
    상기 제1 웰영역과 상기 제1 MISFET의 소스에는 제1 배선을 거쳐서 제1 기준전압이 공급되고,
    상기 제3 웰영역과 상기 제3 MISFET의 소스에는 제2 배선을 거쳐서 상기 제1 기준전압이 공급되고,
    상기 제1 배선과 상기 제2 배선은 상기 반도체기판상에서는 전기적으로 독립되어 있고,
    상기 제1 및 제3 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제 1 도전형의 제6 웰영역이 형성되고,
    상기 제6 웰영역에 형성된 제5 MISFET에 의해 내부회로가 구성되고,
    상기 제6 웰영역과 상기 반도체기판을 전기적으로 분리하기 위해서 상기제6 웰영역을 둘러싸도록 상기 반도체기판내에 제2 도전형의 제7 웰영역이 형성되고,
    상기 제6 웰영역과 상기 제5 MISFET의 소스에는 제3 배선을 거쳐서 상기 제1 기준전압이 공급되는 것을 특징으로 하는 반도체집적회로장치.
  30. 제29항에 있어서,
    상기 제5 MISFET에 의해 클럭버퍼회로가 구성되는 것을 특징으로 하는 반도체집적회로장치.
  31. 제29항 또는 제30항에 있어서,
    상기 제1 배선, 상기 제2 배선 및 상기 제3 배선은 상기 반도체기판상에서는 서로 전기적으로 독립되어 있는 것을 특징으로 하는 반도체집적회로장치.
  32. 제1 도전형의 반도체기판내에 제1 도전형의 제1 웰영역이 형성되고,
    상기 반도체기판내에 상기 제1 도전형과는 반대인 제2 도전형의 제2 웰영역이 형성되고,
    상기 제1 웰영역에 형성된 제1 MISFET와 상기 제2 웰영역에 형성된 제2 MISFET가 직렬 접속되어 제1 출력버퍼회로가 구성되고,
    상기 제1 및 제2 MISFET의 드레인에 제1 외부단자가 전기적으로 접속되고,
    상기 제1 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제1 도전형의 제3 웰영역이 형성되고,
    상기 제2 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제2 도전형의 제4 웰영역이 형성되고,
    상기 제3 웰영역에 형성된 제3 MISFET와 상기 제4 웰영역에 형성된 제 4 MISFET에 의해 내부회로가 구성되고,
    상기 제1 웰영역과 상기 반도체기판을 전기적으로 분리하기 위해서 상기 제1 웰영역을 둘러싸도록 상기 반도체기판내에 제2 도전형의 제5 웰영역이 형성되고,
    상기 제1 웰영역과 상기 제1 MISFET의 소스에는 제2 외부단자에 전기적으로 접속된 제1 배선을 거쳐서 제1 기준전압이 공급되고,
    상기 제3 웰영역과 상기 제3 MISFET의 소스에는 제3 외부단자에 전기적으로 접속된 제2 배션을 거쳐서 상기 제1 기준전압이 공급되고,
    상기 제1 배선과 상기 제2 배선은 상기 반도체기판상에서는 전기적으로 독립되어 있고,
    상기 제1 및 제3 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제1 도전형의 제6 웰영역이 형성되고,
    상기 제6 웰영역에 형성된 제5 MISFET에 의해 내부회로가 구성되고,
    상기 제6 웰영역과 상기 제5 MISFET의 소스에는 제4 외부단자에 전기적으로 접속된 제3 배선을 거쳐서 상기 제1 기준전압이 공급되고,
    상기 제1 배선, 상기 제2 배선 및 상기 제3 배선은 상기 반도체기판상에서는 서로 전기적으로 독립되어 있는 것을 특징으로 하는 반도체집적회로장치.
  33. 제32항에 있어서,
    상기 제1, 제3 및 제6 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제1 도전형의 제7 웰영역이 형성되고,
    상기 제2 및 제4 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제2 도전형의 제8 웰영역이 형성되고,
    상기 제7 웰영역에 형성된 제6 MISFET와 상기 제8 웰영역에 형성된 제7 MISFET가 직렬 접속되어 제2 출력버퍼회로가 구성되고,
    상기 제7 웰영역과 상기 반도체기판을 전기적으로 분리하기 위해서 상기 제7 웰영역을 둘러싸도록 상기 반도체기판내에 제2 도전형의 제9 웰영역이 형성되고,
    상기 제7 웰영역과 상기 제7 MISFET의 소스에는 제5 외부단자에 전기적으로 접속된 제4 배선을 거쳐서 상기 제1 기준전압이 공급되고,
    상기 제1 배선, 상기 제2 배선, 상기 제3 배선 및 상기 제4 배선은 상기 반도체기판상에서는 전기적으로 독립되어 있는 것을 특징으로 하는 반도체집적회로장치.
  34. 제33항에 있어서,
    상기 제9 웰영역과 상기 제5 웰영역은 서로 분리해서 배치되는 것을 특징으로 하는 반도체집적회로장치.
  35. 제32항, 제33항, 제34항중의 어느 한항에 있어서,
    상기 제5 MISFET에 의해 클럭버퍼회로가 구성되는 것을 특징으로 하는 반도체집적회로장치.
  36. 제1 도전형의 반도체기판내에 제1 도전형의 제1 웰영역이 형성되고,
    상기 반도체기판내에 상기 제1 도전형과는 반대인 제2 도전형의 제2 웰영역이 형성되고,
    상기 제1 웰영역에 형성된 제1 MISFET와 상기 제2 웰영역에 형성된 제2 MISFET가 직렬 접속되어 제1 출력버퍼회로가 구성되고,
    상기 제1 및 제2 MISFET의 드레인에 제1 외부단자가 전기적으로 접속되고,
    상기 제1 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제1 도전형의 제3 웰영역이 형성되고,
    상기 제2 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제2 도전형의 제4 웰영역이 형성되고,
    상기 제3 웰영역에 형성된 제3 MISFET와 상기 제4 웰영역에 형성된 제4 MISFET에 의해 논리회로가 구성되고,
    상기 제1 웰영역과 상기 반도체기판을 전기적으로 분리하기 위해서 상기 제1 웰영역을 둘러싸도록 상기 반도체기판내에 제2 도전형의 제5 웰영역이 형성되고,
    상기 제 1 웰영역과 상기 제1 MISFET의 소스에는 제2 외부단자에 전기적으로 접속된 제1 배선을 거쳐서 제1 기준전압이 공급되고,
    상기 제3 웰영역과 상기 제3 MISFET의 소스에는 제3 외부단자에 전기적으로 접속된 제2 배선을 거쳐서 상기 제1 기준전압이 공급되고,
    상기 제1 배선과 상기 제2 배선은 상기 반도체기판상에서는 전기적으로 독립되어 있는 것을 특징으로 하는 반도체집적회로장치.
  37. 제1 도전형의 반도체기판내에 제1 도전형의 제1 웰영역이 형성되고,
    상기 반도체기판내에 상기 제1 도전형과는 반대인 제2 도전형의 제2 웰영역이 형성되고,
    상기 제1 웰영역에 형성된 제1 MISFET와 상기 제2 웰영역에 형성된 제2 MISFET가 직렬 접속되어 제1 출력버퍼회로가 구성되고,
    상기 제1 및 제2 MISFET의 드레인에 제1 외부단자가 전기적으로 접속되고,
    상기 제1 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제1 도전형의 제3 웰영역이 형성되고,
    상기 제2 웰영역과는 다른 부분에 있어서 상기 반도체기판내에 제2 도전형의 제4 웰영역이 형성되고,
    상기 제3 웰영역에 형성된 제3 MISFET와 상기 제4 웰영역에 형성된 제4 MISFET에 의해 내부회로가 구성되고,
    상기 제1 웰영역과 상기 반도체기판을 전기적으로 분리하기 위해서 상기 제1 웰영역을 둘러싸도록 상기 반도체기판내에 제2 도전형의 제5 웰영역이 형성되고,
    상기 제1 웰영역과 상기 -제1 MSFET의 소스에는 제2 외부단자에 전기적으로 접속된 제1 배선을 거쳐서 제1 기준전압이 공급되고,
    상기 제3 웰영역과 상기 제3 MISFET의 소스에는 제3 외부단자에 전기적으로 접속된 제2 배선을 거쳐서 상기 제1 기준전압이 공급되고,
    상기 제1 배선과 상기 제2 배선은 상기 반도체기판상에서는 전기적으로 독립되어 있고,
    상기 제2 웰영역과 상기 제2 MISFET의 소스에는 제4 외부단자에 전기적으로 접속된 제3 배선을 거쳐서 제3 기준전압이 공급되고,
    상기 제4 웰영역과 상기 제4 MISFET의 소스에는 제5 외부단자에 전기적으로 접속된 제4 배선을 거쳐서 제4 기준전압이 공급되는 것을 특징으로 하는 반도체집적회로장치.
  38. 제37항에 있어서,
    상기 제3 배선과 상기 제4 배선은 상기 반도체기판상에서는 전기적으로독립되어 있는 것을 특징으로 하는 반도체집적회로창치.
  39. 제37항 또는 제38항에 있어서,
    상기 제3 및 제4 기준전압은 상기 제1 및 제2 기준전압보다 높은 것을 특징으로 하는 반도체집적회로장치.
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