JP2003258109A

JP2003258109A - 半導体集積回路装置

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Publication number: JP2003258109A
Application number: JP2002061244A
Authority: JP
Inventors: Minoru Ito; 実伊藤
Original assignee: Hitachi Ltd; Hitachi Information Technology Co Ltd
Current assignee: Hitachi Ltd; Hitachi Information Technology Co Ltd
Priority date: 2002-03-07
Filing date: 2002-03-07
Publication date: 2003-09-12

Abstract

(57)【要約】【課題】セミカスタムＩＣ等の半導体集積回路装置に
用いられる基本セルの省面積化を図り、半導体集積回路
装置の微細化、高集積化並びに動作の高速化を図る。【解決手段】３入力、１出力のＮＡＮＤ回路を構成
し、出力端子ＯＵＴと基準電位（Ｖｓｓ）との間に直列
に接続されるｎチャネル型ＭＩＳＦＥＴ（ＴＮ１〜ＴＮ
３）および、電源電位Ｖｄｄと出力端子ＯＵＴとの間に
並列に接続されるｐチャネル型ＭＩＳＦＥＴ（ＴＰ１〜
ＴＰ３）を有する基本セルのＭＩＳＦＥＴ対ＴＰ３およ
びＴＮ３のゲート電極Ｇ３の端部に、プラグＰ０３を形
成し、この上部に、入力配線Ｍ０ｉｎ３を形成し、この
配線の一部を入力端子ＩＮ３とする。このように、入力
端子もしくは出力端子を、セル領域ＣＡの外周部に設け
ることによりセル幅ＬＣを縮小化することができ、ま
た、基本セル間の結線を短くすることができ、回路動作
の高速化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、複数の入力端子と、単一の出力端子と
を有する論理回路の基本セルに適用して有効な技術に関
する。

【０００２】

【従来の技術】セミカスタムＩＣ（Integrated Circui
t）の形成方法としてゲートアレー（gate array）方式
やスタンダードセル（standard cell）方式と呼ばれる
ものがある。これは、あらかじめシリコンウエハ上に、
規則的にならべた複数の基本セルを形成しておき、ユー
ザーが設計した回路に対応した配線を前記基本セル上に
形成し、所望のＬＳＩ（Large Scale Integrated Circu
it）を実現するものである。

【０００３】このような方式によれば、配線工程の前ま
で、即ち、基本セルは、最終的に形成される論理回路に
無関係に形成することができるため、大量生産が可能で
あり、また、配線工程で多くの品種に対応することがで
きる。また、設計と製造の両面において開発期間を短縮
することができる。

【０００４】

【発明が解決しようとする課題】前述した基本セルは、
ＭＩＳＦＥＴ（Metal Insulator Semiconductor FieldE
ffect Transistor）等のトランジスタで構成され、通常
数個（４個、６個等）のトランジスタで構成される。こ
のトランジスタには、高集積化、低消費電力化を図るこ
とができる相補型ＭＩＳＦＥＴを用いるのが主流であ
る。

【０００５】このような基本セルを結線して所望の論理
回路を形成するＬＳＩにおいては、基本セルの占有面積
をいかに小さくするかが、高集積化・微細化の鍵とな
る。即ち、このようなＬＳＩにおいては、複数の基本セ
ルが使用されるため、個々の基本セルがわずかに大きく
なるたけでも、ＬＳＩ全体としてはかなり大きくなって
しまう。

【０００６】また、個々の基本セルが大きくなると、こ
れらを組み合わせて形成された論理回路も大きく、ま
た、これらの基本セルの接続に用いられる配線が長くな
り、配線抵抗（シート抵抗）を増加させる。また、信号
伝達の遅延が生じ、論理回路の高速動作を妨げる。

【０００７】本発明の目的は、セミカスタムＩＣ等の半
導体集積回路装置に用いられる基本セルの小面積化を図
ることにある。

【０００８】また、本発明の他の目的は、セミカスタム
ＩＣ等の半導体集積回路装置の微細化、高集積化を図る
ことにある。

【０００９】また、本発明の他の目的は、セミカスタム
ＩＣ等の半導体集積回路装置の動作の高速化を図ること
にある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１２】（１）本発明の半導体集積回路装置は、
（ａ）ｎ型の半導体領域およびｐ型の半導体領域上に形
成され、そのゲート電極が接続された一対の相補型ＭＩ
ＳＦＥＴを３組有し、（ｂ）前記一対の相補型ＭＩＳＦ
ＥＴのゲート電極に接続された入力端子と、（ｃ）出力
端子と、を有する基本セルを有する半導体集積回路装置
であって、（ｄ）前記基本セルの前記入力端子を、前記
一対の相補型ＭＩＳＦＥＴに電源電位もしくは接地電位
を供給する配線の外側に設けたものである。

【００１３】この際、３つの入力端子のいずれか１つ
を、前記一対の相補型ＭＩＳＦＥＴに電源電位もしくは
接地電位を供給する配線の外側であって、これらの配線
間を除く領域上に形成することができる。また、出力端
子や入力端子は、最下層（ゲート電極と同層の層を除
く）の配線で構成することができる。また、前記基本セ
ルは、例えば、ＡＮＤ、ＮＡＮＤもしくはＮＯＲ回路で
ある。

【００１４】（２）入力端子のみならず、出力端子を、
前記一対の相補型ＭＩＳＦＥＴに電源電位もしくは接地
電位を供給する配線の外側（これらの配線間を除く）
や、セル領域の外周部や、ｎ型の半導体領域もしくはｐ
型の半導体領域の外側（これらの間を除く）に設けても
よい。

【００１５】（３）前記ＭＩＳＦＥＴ（ｎ型の半導体領
域およびｐ型の半導体領域）に、それぞれ第１および第
２の電位を供給するための第１および第２の配線を設
け、入力端子もしくは出力端子を、これらの配線より外
側（これらの配線間を除く）に設けてもよい。この場
合、第１および第２の配線は、ＭＩＳＦＥＴのゲート電
極と直交する方向に延在する。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００１７】図１（ａ）および（ｂ）は、本実施の形態
の半導体集積回路装置を示す基板の要部平面図である。
図２〜図９は、本実施の形態の半導体集積回路装置の基
本セルを示す基板の要部平面図もしくは基板の要部断面
図である。図１０は、本実施の形態の半導体集積回路装
置の基本セルを示す回路図である。

【００１８】本実施の形態の半導体集積回路装置を図１
〜図１０を参照しながら説明する。

【００１９】図１に示すように、本実施の形態の半導体
集積回路装置には、基本セルが、規則的に配列されてい
る。例えば、基本セル列間は、配線が引き回される配線
チャネルであり、図１（ｂ）に示すように、基本セル間
を結線することによって、所望の論理回路を有する半導
体集積回路装置が形成される。なお、チップ（半導体集
積回路装置）の周辺部には、ボンディングパッドが形成
されている。このボンディングパッドは、図示しない外
部端子に接続される。

【００２０】このような基本セルには、例えば、インバ
ータ、ＡＮＤ、ＮＡＮＤ、ＮＯＲ回路等がある。また、
ＡＮＤ、ＮＡＮＤ、ＮＯＲ回路には、２入力のものや３
入力のものがある。

【００２１】基本セルの一例として３入力、１出力のＮ
ＡＮＤ回路について説明する。

【００２２】図１０に示すように、３入力、１出力のＮ
ＡＮＤ回路は、６つのＭＩＳＦＥＴ（ＴＰ１〜ＴＰ３、
ＴＮ１〜ＴＮ３）で構成される。ＴＰ１〜ＴＰ３は、ｐ
チャネル型ＭＩＳＦＥＴであり、ＴＮ１〜ＴＮ３は、ｎ
チャネル型ＭＩＳＦＥＴである。このうち、ＴＰ１とＴ
Ｎ１、ＴＰ２とＴＮ２、およびＴＰ３とＴＮ３は、それ
ぞれのゲート電極が接続され、３組のインバータを構成
する。

【００２３】また、ＴＰ１〜ＴＰ３は、電源電位Ｖｄｄ
と出力端子ＯＵＴとの間に並列に接続され、ＴＮ１〜Ｔ
Ｎ３は、出力端子ＯＵＴと基準電位（接地電位）Ｖｓｓ
との間に直列に接続される。ＴＰ１とＴＮ１、ＴＰ２と
ＴＮ２、およびＴＰ３とＴＮ３のゲート電極は、それぞ
れの入力端子ＩＮ１、ＩＮ２およびＩＮ３と接続され
る。

【００２４】次いで、図２〜図９を参照しながら本実施
の形態の３入力、１出力のＮＡＮＤ回路の構成について
説明する。

【００２５】図２は、本実施の形態の半導体集積回路装
置の基本セル（３入力、１出力ＮＡＮＤ回路）を示す基
板の要部平面図である。図３は、本実施の形態の半導体
集積回路装置の基本セル（３入力、１出力ＮＡＮＤ回
路）を示す基板の要部断面図であり、図２のＡ−Ａ断面
部に対応する。

【００２６】図２および図３に示すように、半導体基板
１の表面には、ｐ型ウエル３の露出領域である活性領域
Ａｃｐおよびｎ型ウエル４の露出領域である活性領域Ａ
ｃｎが形成されている。これらの活性領域Ａｃｎ、Ａｃ
ｐは、分離領域２で区画され、これらの間には、分離領
域２が存在する。分離領域２は、例えば、半導体基板１
中に形成された溝内に、酸化シリコン膜７を埋め込むこ
とにより形成される。

【００２７】また、３入力ＮＡＮＤ回路は、ｐ型ウエル
３（活性領域Ａｃｐ）上に形成されるｎチャネル型ＭＩ
ＳＦＥＴ（ＴＮ１、ＴＮ２、ＴＮ３）と、ｎ型ウエル４
（活性領域Ａｃｎ）上に形成されるｐチャネル型ＭＩＳ
ＦＥＴ（ＴＰ１、ＴＰ２、ＴＰ３）との計６つのＭＩＳ
ＦＥＴで構成され、ＴＰ１とＴＮ１のゲート電極は、図
２中のＧ１であり、共通である（接続されている）。ま
た、同様に、ＴＰ２とＴＮ２のゲート電極、ＴＰ３とＴ
Ｎ３のゲート電極は、それぞれＧ２、Ｇ３であり、共通
である（接続されている）。これらのゲート電極Ｇ１〜
Ｇ３は、等間隔に配置されている。ゲート電極の間隔を
ＬＧとする。このゲート電極Ｇ１〜Ｇ３は、Ｙ方向に延
在している。

【００２８】図３に示すように、ｎチャネル型ＭＩＳＦ
ＥＴ（ＴＮ１）は、ｐ型ウエル３中に形成されたｎ⁺型
半導体領域１４（ソース、ドレイン）、ｐ型ウエル３上
にゲート絶縁膜８を介して形成された多結晶シリコン膜
９等よりなるゲート電極Ｇ１を有する。また、ｐチャネ
ル型ＭＩＳＦＥＴ（ＴＰ１）は、ｎ型ウエル４中に形成
されたｐ⁺型半導体領域１５（ソース、ドレイン）、ｎ
型ウエル４上にゲート絶縁膜８を介して形成された多結
晶シリコン膜９等よりなるゲート電極Ｇ１を有する。な
お、ゲート電極Ｇ１の側壁にサイドウォール膜１３を形
成し、この膜の形成前に低濃度半導体領域（１１、１
２）を形成した後、サイドウォール膜１３をマスクとし
て高濃度不純物領域（１４、１５）を形成することによ
り、ソース、ドレインをいわゆるＬＤＤ構造としてもよ
い。なお、以降の基板の要部断面図においてはサイドウ
ォール膜１３の表示を省略する。

【００２９】また、ｎチャネル型ＭＩＳＦＥＴ（ＴＮ
２、ＴＮ３）およびｐチャネル型ＭＩＳＦＥＴ（ＴＰ
２、ＴＰ３）は、それぞれＴＮ１およびＴＰ１と同様の
構成であるため、その詳細な説明を省略する。

【００３０】図４は、本実施の形態の半導体集積回路装
置の基本セル（３入力、１出力ＮＡＮＤ回路）を示す基
板の要部平面図であり、図５（ａ）は、図４のＢ−Ｂ断
面部に、図５（ｂ）は、図４のＣ−Ｃ断面部に対応する
基板の要部断面図である。

【００３１】図４および図５（ａ）、（ｂ）に示すよう
に、ゲート電極Ｇ１〜Ｇ３上には、後述する配線Ｍ０１
〜Ｍ０３とゲート電極とを接続するためのプラグＰ０１
〜Ｐ０３が形成されている。このプラグＰ０１〜Ｐ０３
は、図５に示すように、ＭＩＳＦＥＴ（ＴＰ１〜ＴＰ
３、ＴＮ１〜ＴＮ３）上に形成された層間絶縁膜１６中
に形成される。この層間絶縁膜１６は、例えば、酸化シ
リコン膜よりなる。また、プラグＰ０１〜Ｐ０３は、層
間絶縁膜１６中に形成されたコンタクトホールに、タン
グステン膜等の導電性膜を埋め込むことにより形成す
る。

【００３２】このプラグＰ０１〜Ｐ０３のレイアウトに
ついて説明する。図４に示すように、プラグＰ０１は、
活性領域Ａｃｎ、Ａｃｐ間の分離領域２上に形成された
ゲート電極Ｇ１上に形成される。また、プラグＰ０２
も、活性領域Ａｃｎ、Ａｃｐ間の分離領域２上に形成さ
れたゲート電極Ｇ２上に形成される。これらに対して、
プラグＰ０３は、活性領域Ａｃｎ、Ａｃｐ間の分離領域
２上には形成されず、ゲート電極Ｇ３の活性領域Ａｃｎ
側の端部上に形成される。なお、プラグＰ０１とＰ０２
との間隔は、ＬＰであり、ゲート電極間隔ＬＧと同じで
ある。

【００３３】このように、入力端子と接続されるプラグ
Ｐ０３は、セル領域ＣＡ（図９参照）の外周部（周辺
部）に配置されることになる。ここでは、セル領域の外
周部とは、セル領域内ではあるが、その中でもセル領域
の外周に位置する領域をいう。また、プラグＰ０３は、
活性領域Ａｃｎの外側（活性領域ＡｃｎとＡｃｐとの間
に位置する領域を除く）に、配置されることになる。ま
た、プラグＰ０３は、後述する給電配線Ｍ１ａの外側
（給電配線Ｍ１ａとＭ１ｂとの間に位置する領域を除
く）に配置され、また、後述する給電配線Ｍ１ａと基板
給電配線Ｍ１ｃとの間に配置されることとなる。

【００３４】一方、層間絶縁膜１６中には、プラグＰ０
ｏｕｔ１〜Ｐ０ｏｕｔ３も形成される。これらのプラグ
のうち、Ｐ０ｏｕｔ１は、ゲート電極Ｇ１とゲート電極
Ｇ２との間に位置する活性領域Ａｃｎ上に形成され、Ｐ
０ｏｕｔ２は、ゲート電極Ｇ３の外側（ゲート電極Ｇ２
側と逆方向）の活性領域Ａｃｎ上に形成される。また、
Ｐ０ｏｕｔ３は、ゲート電極Ｇ３の外側（ゲート電極Ｇ
２側と逆方向）の活性領域Ａｃｐ上に形成される。これ
らのプラグＰ０ｏｕｔ１〜Ｐ０ｏｕｔ３上には、出力端
子ＯＵＴを有する出力配線Ｍ０ｏｕｔが形成される。

【００３５】また、層間絶縁膜１６中には、プラグＰ０
Ｍ１１〜Ｐ０Ｍ１６も形成される。これらのプラグのう
ち、Ｐ０Ｍ１１、Ｐ０Ｍ１２は、ゲート電極Ｇ１の外側
（ゲート電極Ｇ２側と逆方向）の活性領域Ａｃｎ上に形
成される。Ｐ０Ｍ１３、Ｐ０Ｍ１４は、ゲート電極Ｇ２
とゲート電極Ｇ３との間に位置する活性領域Ａｃｎ上に
形成される。Ｐ０Ｍ１５、Ｐ０Ｍ１６は、ゲート電極Ｇ
１の外側（ゲート電極Ｇ２側と逆方向）の活性領域Ａｃ
ｐ上に形成される。これらのプラグのうちプラグＰ０Ｍ
１１〜Ｐ０Ｍ１４上には、後述する配線Ｍ０、プラグＰ
１を介して給電配線Ｍ１ａが形成され、プラグＰ０Ｍ１
５、Ｐ０Ｍ１６上には、後述する配線Ｍ０、プラグＰ１
を介して給電配線Ｍ１ｂが形成される。給電配線Ｍ１ａ
を介して電源電位（Ｖｄｄ）が印加され、給電配線Ｍ１
ｂを介して基準電位（Ｖｓｓ）が印加される。

【００３６】図６は、本実施の形態の半導体集積回路装
置の基本セル（３入力、１出力ＮＡＮＤ回路）を示す基
板の要部平面図であり、図７（ａ）は、図６のＤ−Ｄ断
面部に、図５（ｂ）は、図６のＣ−Ｃ断面部に対応する
基板の要部断面図である。

【００３７】図６、図７（ａ）および図７（ｂ）に示す
ように、プラグＰｏｕｔ１〜Ｐｏｕｔ３上には、出力配
線Ｍ０ｏｕｔが形成されている。また、プラグＰ０１〜
Ｐ０３上には、それぞれ入力配線Ｍ０ｉｎ１〜Ｍ０ｉｎ
３が形成されている。入力配線Ｍ０ｉｎ２と出力配線Ｍ
０ｏｕｔとの間隔は、ＬＭである。

【００３８】また、入力配線（Ｍ０ｉｎ１、Ｍ０ｉｎ
２）は、Ｙ方向に延在する部分と、かかる部分とプラグ
（Ｐ０１、Ｐ０２）を接続する引き出し部からなる。ま
た、入力配線Ｍ０ｉｎ３は、プラグＰ０３上に配置さ
れ、Ｘ方向に延在する。

【００３９】また、出力配線Ｍ０ｏｕｔは、プラグＰ０
ｏｕｔ２上からプラグＰ０ｏｕｔ３上までＹ方向に延在
する第１部分と、プラグＰ０ｏｕｔ１上からＹ方向に延
在する第２部分と、これら第１部分と第２部分を接続す
る接続部分であって、Ｘ方向に延在する接続部分からな
る。

【００４０】このように、入力配線（Ｍ０ｉｎ１〜Ｍ０
ｉｎ３）および出力配線Ｍ０ｏｕｔを長く形成すること
により、これらの配線より上層の配線との交点が確保し
やすくなる。その結果、結線が容易になり、論理回路を
最適化することができる。

【００４１】なお、図８に示すように、これらの配線
（Ｍ０ｉｎ１〜Ｍ０ｉｎ３、Ｍ０ｏｕｔ）の一部分ＩＮ
１〜３およびＯＵＴが、それぞれ入力端子、出力端子と
なる。

【００４２】即ち、入力端子ＩＮ１、ＩＮ２および出力
端子ＯＵＴは、活性領域Ａｃｎ、Ａｃｐ間の分離領域２
上に配置され、入力端子ＩＮ３は、ゲート電極Ｇ３の活
性領域Ａｃｎ側の端部上に配置される。また、入力端子
ＩＮ３は、活性領域Ａｃｎの外側、また、セル領域ＣＡ
（図９参照）の外周部（周辺部）に配置されることにな
る。また、入力端子ＩＮ３は、後述する配線Ｍ１ａの外
側（活性領域ＡｃｎとＡｃｐとの間に位置する領域を除
く）、後述する給電配線Ｍ１ａの外側（給電配線Ｍ１ａ
とＭ１ｂとの間に位置する領域を除く）に配置され、ま
た、後述する給電配線Ｍ１ａと基板給電配線Ｍ１ｃとの
間に配置されることとなる。

【００４３】これらの入力端子ＩＮ１〜ＩＮ３および出
力端子ＯＵＴを、例えば、これらの上部に形成されるプ
ラグと、その上部に形成される配線とを介して他の基本
セル（ＮＡＮＤセルに限らない）の入力端子や出力端子
と適宜接続することにより所望の論理回路が形成され
る。

【００４４】また、本実施の形態の半導体集積回路装置
の基本セル（３入力、１出力ＮＡＮＤ回路）を示す基板
の要部平面図である図９に示すように、プラグＰ０Ｍ１
１〜Ｐ０Ｍ１６上には、配線Ｍ０およびプラグＰ１が形
成され、これらを介して給電配線（Ｍ１ａもしくはＭ１
ｂ）と接続される。

【００４５】即ち、給電配線Ｍ１ａは、プラグＰ０Ｍ１
１、Ｐ０Ｍ１２、Ｐ０Ｍ１３およびＰ０Ｍ１４と接続さ
れ、給電配線Ｍ１ｂは、プラグＰ０Ｍ１５およびＰ０Ｍ
１６と接続される。配線Ｍ０は、プラグＰ０Ｍ１１〜Ｐ
０Ｍ１６上に形成され、さらに、プラグＰ１は、配線Ｍ
０上に形成され、また、層間絶縁膜（図示せず）中に形
成される。また、給電配線（Ｍ１ａ、Ｍ１ａ）は、前記
層間絶縁膜上に形成され、Ｘ方向に延在している。

【００４６】また、図９に示すように、給電配線（Ｍ１
ａ、Ｍ１ａ）の外側には、基板給電配線Ｍ１ｃ、Ｍ１ｄ
が形成されている。この基板給電配線Ｍ１ｃ、Ｍ１ｄ
は、ｐ型ウエル３とｎ型ウエル４に基板給電電位を印加
するための配線である。

【００４７】従って、前述の入力端子ＩＮ３は、給電配
線Ｍ１ａと基板給電配線Ｍ１ｃとの間に位置することに
なる。

【００４８】このように、本実施の形態によれば、入力
配線Ｍ０ｉｎ３をセル領域ＣＡの外周部（周辺部）に配
置したので、入力配線Ｍ０ｉｎ２から距離ＬＭ離れた位
置に出力配線Ｍ０ｏｕｔを配置することができる。この
場合、セル幅は、ＬＣとなる。

【００４９】その結果、セル面積を縮小させることがで
き、このようなセルを複数有する半導体集積回路装置の
小面積化もしくは微細化（実装密度の向上）を図ること
ができる。また、集積回路の高密度化を実現でき、装置
の性能の向上や多機能化を図ることができる。

【００５０】即ち、例えば、図１１に示すように、プラ
グＰ０３をセル領域の内部領域（例えば、活性領域Ａｃ
ｎ、Ａｃｐ間の分離領域２上）に配置すると、入力配線
Ｍ０ｉｎ３から距離ＬＭ離れた位置に出力配線Ｍ０ｏｕ
ｔを配置せざるを得ない。従って、セル面積が、距離Ｌ
Ｍ分大きくなってしまう。図１１に示す基本セルのセル
領域をＣＡ’とし、セル幅をＬＣ’とする。

【００５１】これに対して、本実施の形態によれば、図
１１に示す基本セル面積より距離ＬＭ分（配線１チャネ
ル分）だけ基本セル面積を縮小することができる（Ｌ
Ｃ’−ＬＣ＝ＬＭ）。特に、複数の基本セルがあらかじ
め形成されるセミカスタムＩＣにおいては、個々の基本
セルが配線間隔（ＬＭ）分、縮小されるだけでも、ＬＳ
Ｉ全体としての省面積化への寄与は大きい。

【００５２】この図９に示すようなセルを複数準備し、
図１に示したように、これらのセルを結線する、具体的
には、例えば、図９のセルの入力端子ＩＮ１〜３および
入力端子、出力端子ＯＵＴを、例えば、これらの上部に
形成されるプラグと、その上部に形成される配線とを介
して他のセル（ＮＡＮＤセルに限らない）の入力端子や
出力端子と適宜接続することにより所望の論理回路を形
成する。

【００５３】従って、個々の基本セル面積を縮小するこ
とにより、これらを組み合わせて形成された論理回路の
面積も小さくなり、これらの基本セルの接続に用いられ
る配線を短縮することができる。その結果、信号伝達速
度を向上させることができ、論理回路の高速動作を図る
ことができる。

【００５４】なお、本実施の形態においては、入力端子
ＩＮ３をセル領域の外周部に置いたが、他の入力端子Ｉ
Ｎ１やＩＮ２をセル領域の外周部（ゲート電極Ｇ１やＧ
２端）に配置してもよい。また、出力端子ＯＵＴをセル
領域の外周部に配置してもよい。

【００５５】また、本実施の形態においては、ＮＡＮＤ
回路を例に説明したが、ＡＮＤもしくＮＯＲ回路等、複
数のトランジスタで構成される論理回路に広く適用可能
である。

【００５６】また、本実施の形態においては、３入力の
論理回路について説明したが、２入力もしくは４入力以
上の論理回路に本発明を適用してもよい。

【００５７】但し、２入力回路においては、配線間およ
び最外の配線とセル領域の端部との間に領域を比較的確
保しやすいため、本実施の形態で詳細に説明した３入力
の場合や４入力以上の場合に効果が大きい。

【００５８】また、本実施の形態においては、ゲート電
極間をＬＧ、入力配線と出力配線（Ｍ０ｉｎ２とＭ０ｏ
ｕｔ）間をＬＭとしたが、これらは同じ値（ピッチ）で
もよく、また、異なる値（ピッチ）でもよい。

【００５９】また、本実施の形態においては、ゲート電
極上の配線（Ｍ０ｉｎ１〜３、Ｍ０ｏｕｔ）の一部を入
力端子、出力端子としたが、さらに、これより上層の配
線の上をは、入力端子、出力端子としてもよい。

【００６０】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００６１】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００６２】ｎ型の半導体領域およびｐ型の半導体領域
上に形成され、そのゲート電極が接続された一対の相補
型ＭＩＳＦＥＴを複数組有し、一対の相補型ＭＩＳＦＥ
Ｔのゲート電極に接続された入力端子と、出力端子と、
を有する基本セルの、入力端子もしくは出力端子を、ｎ
型の半導体領域もしくはｐ型の半導体領域の外側（これ
らの領域間を除く）、一対の相補型ＭＩＳＦＥＴに電源
電位もしくは接地電位を供給する配線の外側（これらの
配線間を除く）、もしくはセル領域の外周部（周辺部）
に設けたので、基本セルの小面積化を図ることができ
る。

【００６３】また、このような基本セルを有する半導体
集積回路装置の微細化、高集積化を図ることができる。

【００６４】また、このような基本セルを有する半導体
集積回路装置の動作の高速化を図ることができる。

【図面の簡単な説明】

【図１】（ａ）および（２）は、本発明の実施の形態で
ある半導体集積回路装置の示す基板の要部平面図であ
る。

【図２】本発明の実施の形態である半導体集積回路装置
の基本セルを示す基板の要部平面図である。

【図３】本発明の実施の形態である半導体集積回路装置
の基本セルを示す基板の要部断面図である。

【図４】本発明の実施の形態である半導体集積回路装置
の基本セルを示す基板の要部平面図である。

【図５】（ａ）および（ｂ）は、本発明の実施の形態で
ある半導体集積回路装置の基本セルを示す基板の要部断
面図である。

【図６】本発明の実施の形態である半導体集積回路装置
の基本セルを示す基板の要部平面図である。

【図７】（ａ）および（ｂ）は、本発明の実施の形態で
ある半導体集積回路装置の基本セルを示す基板の要部断
面図である。

【図８】本発明の実施の形態である半導体集積回路装置
の基本セルを示す基板の要部平面図である。

【図９】本発明の実施の形態である半導体集積回路装置
の基本セルを示す基板の要部平面図である。

【図１０】本発明の実施の形態である半導体集積回路装
置の基本セルの回路構成を示す図である。

【図１１】本発明の実施の形態の効果を説明するための
他の半導体集積回路装置の基本セルを示す基板の要部平
面図である。

【符号の説明】

１半導体基板２分離領域３ｐ型ウエル４ｎ型ウエル７酸化シリコン膜８ゲート絶縁膜９多結晶シリコン膜１１ｎ^-型半導体領域１２ｐ^-型半導体領域１３サイドウォール膜１４ｎ⁺型半導体領域１５ｐ⁺型半導体領域１６層間絶縁膜Ａｃｎ活性領域Ａｃｐ活性領域ＣＡセル領域ＣＡ’ セル領域Ｇ１〜Ｇ３ゲート電極ＩＮ１〜ＩＮ３入力端子ＬＣセル幅ＬＣ’ セル幅ＬＧゲート電極間隔ＬＭ入力配線と出力配線との距離ＬＰプラグ間の距離Ｍ０配線Ｍ０ｉｎ１〜Ｍ０ｉｎ３入力配線Ｍ０ｏｕｔ出力配線Ｍ１ａ給電配線Ｍ１ｂ給電配線Ｍ１ｃ、Ｍ１ｄ基板給電配線ＯＵＴ出力端子Ｐ０１〜Ｐ０３プラグＰ０Ｍ１１〜Ｐ０Ｍ１６プラグＰ０ｏｕｔ１〜Ｐ０ｏｕｔ３プラグＰ１プラグＴＮ１〜ＴＮ３ｎチャネル型ＭＩＳＦＥＴＴＰ１〜ＴＰ３ｐチャネル型ＭＩＳＦＥＴＶｄｄ電源電位Ｖｓｓ基準電位（接地電位）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/118 Ｈ０１Ｌ 27/04 Ｅ (72)発明者伊藤実神奈川県足柄上郡中井町境456番地株式会社日立インフォメーションテクノロジー内Ｆターム(参考） 5F038 BE07 CA02 CA04 DF14 EZ14 EZ20 5F048 AA01 AB02 AB03 AB04 AB06 AB07 AC03 BC06 BE03 BF07 BF16 BG13 DA23 5F064 AA03 AA05 DD05 DD07 DD25 EE02 EE17 EE27 HH12

Claims

【特許請求の範囲】

【請求項１】（ａ）ｎ型の半導体領域およびｐ型の半
導体領域上に形成され、そのゲート電極が接続された一
対の相補型ＭＩＳＦＥＴを３組有し、（ｂ）前記一対の相補型ＭＩＳＦＥＴのゲート電極に接
続された入力端子と、（ｃ）出力端子と、を有する基本セルを有する半導体集積回路装置であっ
て、（ｄ）前記基本セルの前記入力端子を、前記一対の相補
型ＭＩＳＦＥＴに電源電位もしくは接地電位を供給する
配線の外側に設けたことを特徴とする半導体集積回路装
置。
【請求項２】（ａ）ｎ型の半導体領域およびｐ型の半
導体領域上に形成され、そのゲート電極が接続された一
対の相補型ＭＩＳＦＥＴを３組有し、（ｂ）前記一対の相補型ＭＩＳＦＥＴのゲート電極に接
続された入力端子と、（ｃ）出力端子と、を有する基本セルを有する半導体集積回路装置であっ
て、（ｄ）前記基本セルの前記入力端子もしくは出力端子
を、ｎ型の半導体領域もしくはｐ型の半導体領域の外側
であって、前記ｎ型の半導体領域とｐ型の半導体領域と
の間を除く領域上に設けたことを特徴とする半導体集積
回路装置。
【請求項３】（ａ）ｎ型の半導体領域およびｐ型の半
導体領域上に形成され、そのゲート電極が接続された一
対の相補型ＭＩＳＦＥＴを複数組有し、（ｂ）前記一対の相補型ＭＩＳＦＥＴのゲート電極に接
続された入力端子と、（ｃ）出力端子と、を有する基本セルを有する半導体集積回路装置であっ
て、（ｄ）前記基本セルの前記入力端子もしくは出力端子
を、前記一対の相補型ＭＩＳＦＥＴに電源電位もしくは
接地電位を供給する配線の外側に設けたことを特徴とす
る半導体集積回路装置。
【請求項４】（ａ）ｎ型の半導体領域およびｐ型の半
導体領域上に形成され、そのゲート電極が接続された一
対の相補型ＭＩＳＦＥＴを３組有し、（ｂ）前記一対の相補型ＭＩＳＦＥＴのゲート電極に接
続された入力端子と、（ｃ）出力端子と、（ｄ）前記ＭＩＳＦＥＴに、それぞれ第１および第２の
電位を供給するための第１および第２の配線であって、
前記ｎ型の半導体領域上に形成される第１の配線と、前
記ｐ型の半導体領域上に形成される第２の配線と、を有
する半導体集積回路装置であって、（ｅ）前記入力端子もしくは出力端子を、前記第１もし
くは第２の配線より外側であって、前記第１と第２の配
線間を除く領域上に設けたことに設けたことを特徴とす
る半導体集積回路装置。
【請求項５】前記入力端子と前記出力端子とは、最下
層の配線によって構成されることを特徴とする請求項１
〜４のいずれか一項に記載の半導体集積回路装置。