JP3065672B2 - ゲートアレイ方式の半導体集積回路装置 - Google Patents
ゲートアレイ方式の半導体集積回路装置Info
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- JP3065672B2 JP3065672B2 JP3002292A JP229291A JP3065672B2 JP 3065672 B2 JP3065672 B2 JP 3065672B2 JP 3002292 A JP3002292 A JP 3002292A JP 229291 A JP229291 A JP 229291A JP 3065672 B2 JP3065672 B2 JP 3065672B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、ゲートアレイ方式の
半導体集積回路装置に関し、特にディジタル回路とアナ
ログ回路とを同一チップ上に搭載することを可能にする
ゲートアレイ方式の半導体集積回路装置に関する。
半導体集積回路装置に関し、特にディジタル回路とアナ
ログ回路とを同一チップ上に搭載することを可能にする
ゲートアレイ方式の半導体集積回路装置に関する。
【０００２】
【従来の技術】図５は、従来のＣＭＯＳゲートアレイ方
式のチップの平面図である。同図を参照して、ＣＭＯＳ
ゲートアレイ方式のチップは、入出力バッファ領域１１
と、基本セルアレイ領域１２とを含む。入出力バッファ
領域１１は、基本セルアレイ領域１２に配線を施すこと
によって形成される回路と、チップ外とをインタフェー
スする。基本セルアレイ領域１２は、複数のＮチャネル
ＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジ
スタと略称する）を行方向に配置したＮＭＯＳトランジ
スタ列１３と、複数のＰＭＯＳトランジスタを行方向に
配置したＰＭＯＳトランジスタ列１４とを含む。基本セ
ルアレイ１２内の隣接するＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタとで基本セルが構成される。
式のチップの平面図である。同図を参照して、ＣＭＯＳ
ゲートアレイ方式のチップは、入出力バッファ領域１１
と、基本セルアレイ領域１２とを含む。入出力バッファ
領域１１は、基本セルアレイ領域１２に配線を施すこと
によって形成される回路と、チップ外とをインタフェー
スする。基本セルアレイ領域１２は、複数のＮチャネル
ＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジ
スタと略称する）を行方向に配置したＮＭＯＳトランジ
スタ列１３と、複数のＰＭＯＳトランジスタを行方向に
配置したＰＭＯＳトランジスタ列１４とを含む。基本セ
ルアレイ１２内の隣接するＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタとで基本セルが構成される。
【０００３】図６は、図５の破線により囲まれる領域Ｂ
の拡大図である。同図を参照して、領域Ｂは、ＮＭＯＳ
トランジスタ領域３と、ＰＭＯＳトランジスタ領域４
と、ＮＭＯＳトランジスタ領域３とＰＭＯＳトランジス
タ領域４とを分離するための酸化膜領域５１と、ＮＭＯ
Ｓトランジスタ領域４，４間、およびＰＭＯＳトランジ
スタ領域３，３間を分離する酸化膜領域５２と、酸化膜
領域５２，５２間に形成されるウェル端子領域１０１，
１０２とを含む。なお、１はＮウェル領域であり、２は
Ｐウェル領域である。このＮウェル領域１およびＰウェ
ル領域２の構成については後述する。
の拡大図である。同図を参照して、領域Ｂは、ＮＭＯＳ
トランジスタ領域３と、ＰＭＯＳトランジスタ領域４
と、ＮＭＯＳトランジスタ領域３とＰＭＯＳトランジス
タ領域４とを分離するための酸化膜領域５１と、ＮＭＯ
Ｓトランジスタ領域４，４間、およびＰＭＯＳトランジ
スタ領域３，３間を分離する酸化膜領域５２と、酸化膜
領域５２，５２間に形成されるウェル端子領域１０１，
１０２とを含む。なお、１はＮウェル領域であり、２は
Ｐウェル領域である。このＮウェル領域１およびＰウェ
ル領域２の構成については後述する。
【０００４】図７および図８は図６の領域Ｂのｂ−ｂ′
線およびｃ−ｃ′線による断面図である。図７を参照し
て、ＮＭＯＳトランジスタ領域３は、Ｎ型基板６にＰ型
の不純物（たとえばボロン）を注入することによって形
成されるＰウェル領域２と、Ｐウェル領域２の上に形成
されるＮ型不純物濃度が高い複数個のＮ+ 拡散層７と、
Ｎ+ 拡散層７間の上に形成されるゲート酸化膜８と、ゲ
ート酸化膜８の上に形成されるゲート電極９とを含む。
このようにして、ゲート電極９を挟むＮ+ 拡散層７の一
方がドレイン、他方がソースとなり、ＮＭＯＳトランジ
スタ領域３が形成される。
線およびｃ−ｃ′線による断面図である。図７を参照し
て、ＮＭＯＳトランジスタ領域３は、Ｎ型基板６にＰ型
の不純物（たとえばボロン）を注入することによって形
成されるＰウェル領域２と、Ｐウェル領域２の上に形成
されるＮ型不純物濃度が高い複数個のＮ+ 拡散層７と、
Ｎ+ 拡散層７間の上に形成されるゲート酸化膜８と、ゲ
ート酸化膜８の上に形成されるゲート電極９とを含む。
このようにして、ゲート電極９を挟むＮ+ 拡散層７の一
方がドレイン、他方がソースとなり、ＮＭＯＳトランジ
スタ領域３が形成される。
【０００５】図８を参照して、ＰＭＯＳトランジスタ領
域４は、Ｎ型基板６上にＮ型の不純物（たとえばリン）
を注入して形成されるＮウェル領域１と、Ｎウェル領域
１の上に形成されるＰ型不純物濃度が高い複数個のＰ+
拡散層７′と、ゲート酸化膜８、ゲート電極９とを含
む。このようにしてＰＭＯＳトランジスタ領域４が形成
される。
域４は、Ｎ型基板６上にＮ型の不純物（たとえばリン）
を注入して形成されるＮウェル領域１と、Ｎウェル領域
１の上に形成されるＰ型不純物濃度が高い複数個のＰ+
拡散層７′と、ゲート酸化膜８、ゲート電極９とを含
む。このようにしてＰＭＯＳトランジスタ領域４が形成
される。
【０００６】図９および図１０は図６のｘ−ｘ′線およ
びｙ−ｙ′線による断面図である。図９を参照して、ウ
ェル端子領域１０１はＮチャネルトランジスタ領域間に
形成され、Ｐ型の不純物を含む領域であり、ウェル端子
領域１０２は、隣接するＰチャネルトランジスタ領域間
に形成され、Ｎ型の不純物を含む領域である。ウェル端
子領域１０１，１０２は、それぞれＰウェル領域２とＮ
ウェル領域１の上の層に形成される電源配線やＧＮＤ配
線とを接続するために使用される。酸化膜領域５１はＮ
ＭＯＳトランジスタ領域３とＰＭＯＳトランジスタ領域
４との間に形成される。この酸化膜領域５１によりＮＭ
ＯＳトランジスタ領域３とＰＭＯＳトランジスタ領域４
とが分離される。酸化膜領域５２は、拡散層７，７間と
ウェル端子領域１０１，１０１との間、および拡散層
７′，７′間とウェル端子領域１０２，１０２との間に
形成される。
びｙ−ｙ′線による断面図である。図９を参照して、ウ
ェル端子領域１０１はＮチャネルトランジスタ領域間に
形成され、Ｐ型の不純物を含む領域であり、ウェル端子
領域１０２は、隣接するＰチャネルトランジスタ領域間
に形成され、Ｎ型の不純物を含む領域である。ウェル端
子領域１０１，１０２は、それぞれＰウェル領域２とＮ
ウェル領域１の上の層に形成される電源配線やＧＮＤ配
線とを接続するために使用される。酸化膜領域５１はＮ
ＭＯＳトランジスタ領域３とＰＭＯＳトランジスタ領域
４との間に形成される。この酸化膜領域５１によりＮＭ
ＯＳトランジスタ領域３とＰＭＯＳトランジスタ領域４
とが分離される。酸化膜領域５２は、拡散層７，７間と
ウェル端子領域１０１，１０１との間、および拡散層
７′，７′間とウェル端子領域１０２，１０２との間に
形成される。
【０００７】図１１は、図５ないし図１０で説明したゲ
ートアレイ方式のチップの一部に配線を施してアナログ
回路とディジタル回路を搭載した半導体集積回路を示す
図である。図１１を参照して、このチップ上に形成され
る配線は、ＧＮＤ配線１５、電源配線１６、所定のＭＯ
Ｓトランジスタのゲート、ドレイン、ソースに接続され
る信号線１８１〜１８８と、ＮＭＯＳトランジスタのド
レインと電源配線１６とを接続する配線１９１とを含
む。信号線１８８と配線１９１とは、スルーホール２２
により接続される。ＧＮＤ配線１５とウェル端子１０
１、および電源配線１６とウェル端子１０２は、コンタ
クトホールにより接続される。ＧＮＤ配線１５、電源配
線１６にコンタクトホールを介してゲートが接続された
ＭＯＳトランジスタは逆バイアスとなり、この逆バイア
スのＭＯＳトランジスタの両側のＭＯＳトランジスタを
分離している。
ートアレイ方式のチップの一部に配線を施してアナログ
回路とディジタル回路を搭載した半導体集積回路を示す
図である。図１１を参照して、このチップ上に形成され
る配線は、ＧＮＤ配線１５、電源配線１６、所定のＭＯ
Ｓトランジスタのゲート、ドレイン、ソースに接続され
る信号線１８１〜１８８と、ＮＭＯＳトランジスタのド
レインと電源配線１６とを接続する配線１９１とを含
む。信号線１８８と配線１９１とは、スルーホール２２
により接続される。ＧＮＤ配線１５とウェル端子１０
１、および電源配線１６とウェル端子１０２は、コンタ
クトホールにより接続される。ＧＮＤ配線１５、電源配
線１６にコンタクトホールを介してゲートが接続された
ＭＯＳトランジスタは逆バイアスとなり、この逆バイア
スのＭＯＳトランジスタの両側のＭＯＳトランジスタを
分離している。
【０００８】図１２は、図１１の配線を施した半導体集
積回路の回路図である。図１２を参照してこのアナログ
回路は、入力信号ＶＩ1 と、入力信号ＶＩ2 とのレベル
を比較して出力する回路であり、同図のうちの一点鎖線
から左側に示される。また、ディジタル回路は一点鎖線
より右側のインバータ回路である。
積回路の回路図である。図１２を参照してこのアナログ
回路は、入力信号ＶＩ1 と、入力信号ＶＩ2 とのレベル
を比較して出力する回路であり、同図のうちの一点鎖線
から左側に示される。また、ディジタル回路は一点鎖線
より右側のインバータ回路である。
【０００９】
【発明が解決しようとする課題】しかしながら、図１２
に示したアナログ回路を高精度で動作させるためには、
図１３に示すようにＮＭＯＳトランジスタＴｒ１，Ｔｒ
２，Ｔｒ３のウェル端子は、それぞれのトランジスタの
ソースに接続される必要がある。ところが、前述したご
とく、一般にＣＭＯＳゲートアレイ方式の半導体集積回
路装置では、ＰＭＯＳトランジスタのウェル端子領域１
０２がコンタクトホールを介して電源配線１６に接続さ
れ、ＮＭＯＳトランジスタのウェル端子領域１０１がＧ
ＮＤ配線１５に接続されている。このように、ＮＭＯＳ
トランジスタのウェル端子が一律にＧＮＤ電位にされて
いるため、ソースとウェル端子とを接続すると、ソース
の電位がＧＮＤ電位になってしまうという欠点がある。
に示したアナログ回路を高精度で動作させるためには、
図１３に示すようにＮＭＯＳトランジスタＴｒ１，Ｔｒ
２，Ｔｒ３のウェル端子は、それぞれのトランジスタの
ソースに接続される必要がある。ところが、前述したご
とく、一般にＣＭＯＳゲートアレイ方式の半導体集積回
路装置では、ＰＭＯＳトランジスタのウェル端子領域１
０２がコンタクトホールを介して電源配線１６に接続さ
れ、ＮＭＯＳトランジスタのウェル端子領域１０１がＧ
ＮＤ配線１５に接続されている。このように、ＮＭＯＳ
トランジスタのウェル端子が一律にＧＮＤ電位にされて
いるため、ソースとウェル端子とを接続すると、ソース
の電位がＧＮＤ電位になってしまうという欠点がある。
【００１０】このため、アナログ回路とディジタル回路
とを搭載するゲートアレイ方式の半導体集積回路では、
アナログ回路を図１２に示すような精度の低い回路にし
ているのである。
とを搭載するゲートアレイ方式の半導体集積回路では、
アナログ回路を図１２に示すような精度の低い回路にし
ているのである。
【００１１】それゆえに、本発明の１つの目的は、ディ
ジタル回路と高精度のアナログ回路とを同一基板に搭載
することのできるゲートアレイ方式の半導体集積回路を
提供することにある。
ジタル回路と高精度のアナログ回路とを同一基板に搭載
することのできるゲートアレイ方式の半導体集積回路を
提供することにある。
【００１２】この発明のさらにもう１つの目的は、ディ
ジタル回路と高精度のアナログ回路とを同一基板に搭載
することのできる半導体集積回路において、ウェル領域
を分割することにある。
ジタル回路と高精度のアナログ回路とを同一基板に搭載
することのできる半導体集積回路において、ウェル領域
を分割することにある。
【００１３】
【課題を解決するための手段】この発明に係るゲートア
レイ方式の半導体集積回路装置は、 半導体サブストレー
トと、サブストレートの第１方向に延在して形成された
ある導電形式のウェル領域と、ある導電形式のウェル領
域内に第１方向と交差する第２方向に延在して形成され
た複数個の逆導電形式の領域と、逆導電形式の領域の隣
接の２個の領域間に形成されたゲート電極とを有する複
数個の第１導電形式の電界効果トランジスタと、ある導
電形式のウェル領域と並列に延在して形成されたある導
電形式と逆の導電形式のウェル領域と、逆導電形式のウ
ェル領域を第１方向に沿ってある間隔で小領域に分割
し、複数個の逆導電形式の小分割された領域を与えるあ
る導電形式の分割する領域と、各逆導電形式の小分割さ
れた領域内に第１方向と交差する第２方向に延在して形
成された複数個のある導電形式の領域と、ある導電形式
の領域の隣接の２個の領域間に形成されたゲート電極と
を有する複数個の第２導電形式の電界効果トランジスタ
と、第１導電形式の電界効果トランジスタおよび第２導
電形式の電界効果トランジスタと並列に形成され、ウェ
ル領域に接続される複数個のウェル端子とを含み、各第
１導電形式の電界効果トランジスタと各第２導電形式の
電界効果トランジスタと各ウェル端子とにより基本セル
が形成されることを特徴とする。
レイ方式の半導体集積回路装置は、 半導体サブストレー
トと、サブストレートの第１方向に延在して形成された
ある導電形式のウェル領域と、ある導電形式のウェル領
域内に第１方向と交差する第２方向に延在して形成され
た複数個の逆導電形式の領域と、逆導電形式の領域の隣
接の２個の領域間に形成されたゲート電極とを有する複
数個の第１導電形式の電界効果トランジスタと、ある導
電形式のウェル領域と並列に延在して形成されたある導
電形式と逆の導電形式のウェル領域と、逆導電形式のウ
ェル領域を第１方向に沿ってある間隔で小領域に分割
し、複数個の逆導電形式の小分割された領域を与えるあ
る導電形式の分割する領域と、各逆導電形式の小分割さ
れた領域内に第１方向と交差する第２方向に延在して形
成された複数個のある導電形式の領域と、ある導電形式
の領域の隣接の２個の領域間に形成されたゲート電極と
を有する複数個の第２導電形式の電界効果トランジスタ
と、第１導電形式の電界効果トランジスタおよび第２導
電形式の電界効果トランジスタと並列に形成され、ウェ
ル領域に接続される複数個のウェル端子とを含み、各第
１導電形式の電界効果トランジスタと各第２導電形式の
電界効果トランジスタと各ウェル端子とにより基本セル
が形成されることを特徴とする。
【００１４】
【作用】以上の本発明では、第２導電形式の電界効果ト
ランジスタのウェル領域において、ウェル領域と逆導電
形式の分割する領域を形成する。この分割する領域によ
って小分割された複数のウェル領域はそれぞれ電気的に
分離された状態であるため、この分割された領域上に形
成されるウェル端子を任意の電位にすることができる。
したがって、分割された領域の電界効果トランジスタの
ソース、ドレイン、ゲートを他の領域の電界効果トラン
ジスタと異なる電位にすることができるので、この分割
された領域に形成されるアナログ回路は、従来例と相違
して理想的な回路となる。
ランジスタのウェル領域において、ウェル領域と逆導電
形式の分割する領域を形成する。この分割する領域によ
って小分割された複数のウェル領域はそれぞれ電気的に
分離された状態であるため、この分割された領域上に形
成されるウェル端子を任意の電位にすることができる。
したがって、分割された領域の電界効果トランジスタの
ソース、ドレイン、ゲートを他の領域の電界効果トラン
ジスタと異なる電位にすることができるので、この分割
された領域に形成されるアナログ回路は、従来例と相違
して理想的な回路となる。
【００１５】
【実施例】本発明に係るゲートアレイ方式の半導体集積
回路と、従来のゲートアレイ方式の半導体集積回路との
相違は、基本セルアレイ領域である。したがって、以下
は基本セルアレイ領域の構成について説明する。
回路と、従来のゲートアレイ方式の半導体集積回路との
相違は、基本セルアレイ領域である。したがって、以下
は基本セルアレイ領域の構成について説明する。
【００１６】図１は図６に対応させて基本セルアレイ領
域の一部を拡大した図である。同図を参照して、この基
本セルアレイ領域１０には、ＮＭＯＳトランジスタ列１
３のＰウェル領域２を分割するためのＮ型の分割領域１
０を含むことにおいて図６の基本セルアレイ領域と相違
する。この分割領域１０はａ−ａ′線の拡大断面図によ
ってさらに詳細に説明される。
域の一部を拡大した図である。同図を参照して、この基
本セルアレイ領域１０には、ＮＭＯＳトランジスタ列１
３のＰウェル領域２を分割するためのＮ型の分割領域１
０を含むことにおいて図６の基本セルアレイ領域と相違
する。この分割領域１０はａ−ａ′線の拡大断面図によ
ってさらに詳細に説明される。
【００１７】図２は、図１のａ−ａ′線による断面を拡
大した図である。同図を参照して、トランジスタ列１３
は、Ｎ型基板６と、Ｎ型基板６の上に形成されるＰウェ
ル領域２と、Ｐウェル領域２を分割するＮ型の分割領域
１０と、Ｎ型の不純物濃度が高くされたＮ+ 拡散層７
と、ゲート酸化膜８と、ゲート電極９とを含む。ゲート
電極９を挟むＮ+ 拡散層７のうちの一方がドレインとな
り、他方がソースとなり、ＮＭＯＳトランジスタ領域３
が形成される。ここで、Ｐウェル領域２を分割するＮ型
分割領域１０は、Ｐウェル領域２を複数個のＰウェル領
域に分割しているため、分割されたＰウェル領域２のウ
ェル端子領域１０１を任意の配線と接続することができ
る。分割領域１０はゲート電極９の４列ごとに１列形成
されているが、任意の位置に形成してもよい。
大した図である。同図を参照して、トランジスタ列１３
は、Ｎ型基板６と、Ｎ型基板６の上に形成されるＰウェ
ル領域２と、Ｐウェル領域２を分割するＮ型の分割領域
１０と、Ｎ型の不純物濃度が高くされたＮ+ 拡散層７
と、ゲート酸化膜８と、ゲート電極９とを含む。ゲート
電極９を挟むＮ+ 拡散層７のうちの一方がドレインとな
り、他方がソースとなり、ＮＭＯＳトランジスタ領域３
が形成される。ここで、Ｐウェル領域２を分割するＮ型
分割領域１０は、Ｐウェル領域２を複数個のＰウェル領
域に分割しているため、分割されたＰウェル領域２のウ
ェル端子領域１０１を任意の配線と接続することができ
る。分割領域１０はゲート電極９の４列ごとに１列形成
されているが、任意の位置に形成してもよい。
【００１８】図３は基本的セルアレイ領域１２上に配線
を施してオーダーメイドの回路を形成した図である。基
本セルアレイ領域１２上に形成された回路は、図１３に
示した理想的なアナログ回路である。この基本セルアレ
イ１２上に形成される配線パターンと図１１に示した配
線パターンとは、以下のごとく異なる。すなわち、図３
の配線パターンはアナログ回路を形成するために一部が
除去されたＧＮＤ配線１５と、ウェル端子領域１０１に
形成される配線１８９，１９０と、配線１９０と配線１
８４とを接続する配線１９２とを含む。配線１８９，１
９０は、それぞれコンタクトホールを通してウェル端子
１０１に接続される。配線１９２はスルーホール２３を
通して配線１９０，１８４に接続される。このようにし
て図１３に示したＮＭＯＳトランジスタＴｒ１，Ｔｒ
２，Ｔｒ３のソースをＰウェル領域２に接続することが
できる。この結果、ＣＭＯＳゲートアレイ方式の半導体
集積回路装置であっても、理想的なアナログ回路を搭載
することができる。
を施してオーダーメイドの回路を形成した図である。基
本セルアレイ領域１２上に形成された回路は、図１３に
示した理想的なアナログ回路である。この基本セルアレ
イ１２上に形成される配線パターンと図１１に示した配
線パターンとは、以下のごとく異なる。すなわち、図３
の配線パターンはアナログ回路を形成するために一部が
除去されたＧＮＤ配線１５と、ウェル端子領域１０１に
形成される配線１８９，１９０と、配線１９０と配線１
８４とを接続する配線１９２とを含む。配線１８９，１
９０は、それぞれコンタクトホールを通してウェル端子
１０１に接続される。配線１９２はスルーホール２３を
通して配線１９０，１８４に接続される。このようにし
て図１３に示したＮＭＯＳトランジスタＴｒ１，Ｔｒ
２，Ｔｒ３のソースをＰウェル領域２に接続することが
できる。この結果、ＣＭＯＳゲートアレイ方式の半導体
集積回路装置であっても、理想的なアナログ回路を搭載
することができる。
【００１９】図４の（Ａ）ないし（Ｆ）は、図１および
図２に示したウェル領域の形成行程を説明するための図
である。まず、Ｎ型サブストレート６上の分割領域に対
応する位置に、レジスト膜を形成し、レジスト膜の上か
らＰ型の不純物（たとえばボロン）を注入する（図４
（Ａ）および（Ｂ）参照）。不純物を注入した結果、レ
ジスト膜の両側にＰ型の層が形成される（図４（Ｃ）参
照）。次にＰ型の層の表面を酸化することにより、酸化
膜を形成し、その後レジスト膜を除去する（図４（Ｄ）
参照）。次に、Ｎ型不純物（たとえばリン）を注入した
後、熱処理を施して不純物を拡散する（図４（Ｅ）参
照）。不純物の拡散処理を終了した後に、酸化膜を除去
する（図４（Ｆ）参照）。以上の行程によりＰウェル領
域２と、Ｐウェル領域２を分割する分割領域１０とが形
成される。
図２に示したウェル領域の形成行程を説明するための図
である。まず、Ｎ型サブストレート６上の分割領域に対
応する位置に、レジスト膜を形成し、レジスト膜の上か
らＰ型の不純物（たとえばボロン）を注入する（図４
（Ａ）および（Ｂ）参照）。不純物を注入した結果、レ
ジスト膜の両側にＰ型の層が形成される（図４（Ｃ）参
照）。次にＰ型の層の表面を酸化することにより、酸化
膜を形成し、その後レジスト膜を除去する（図４（Ｄ）
参照）。次に、Ｎ型不純物（たとえばリン）を注入した
後、熱処理を施して不純物を拡散する（図４（Ｅ）参
照）。不純物の拡散処理を終了した後に、酸化膜を除去
する（図４（Ｆ）参照）。以上の行程によりＰウェル領
域２と、Ｐウェル領域２を分割する分割領域１０とが形
成される。
【００２０】以上の実施例であれば、基本セルアレイ領
域のＮＭＯＳトランジスタ領域の一部がウェル領域にお
いて分割されているので、ＰＭＯＳトランジスタあるい
はＮＭＯＳトランジスタをウェル端子に接続することが
できる。この結果、同一基板上にディジタル回路と高精
度のアナログ回路とを搭載することが可能になる。
域のＮＭＯＳトランジスタ領域の一部がウェル領域にお
いて分割されているので、ＰＭＯＳトランジスタあるい
はＮＭＯＳトランジスタをウェル端子に接続することが
できる。この結果、同一基板上にディジタル回路と高精
度のアナログ回路とを搭載することが可能になる。
【００２１】なお、図１の実施例では、最上段のＮＭＯ
Ｓトランジスタ列のＰウェル領域をＮ型分割領域１０に
より分割する例を示したが、最上段のＮＭＯＳトランジ
スタ列に代え、他の列のＭＯＳトランジスタ列のＰウェ
ル領域に分割領域を形成してもよい。
Ｓトランジスタ列のＰウェル領域をＮ型分割領域１０に
より分割する例を示したが、最上段のＮＭＯＳトランジ
スタ列に代え、他の列のＭＯＳトランジスタ列のＰウェ
ル領域に分割領域を形成してもよい。
【００２２】また、複数列のＰウェル領域に分割領域を
形成してもよい。図１ないし図３の実施例では、Ｐウェ
ル領域２を分割する例を示したが、Ｐウェル領域２に代
えてＮウェル領域１に複数個のＰ型の分割領域を形成し
て、Ｎウェル領域を分割するようにしてもよい。
形成してもよい。図１ないし図３の実施例では、Ｐウェ
ル領域２を分割する例を示したが、Ｐウェル領域２に代
えてＮウェル領域１に複数個のＰ型の分割領域を形成し
て、Ｎウェル領域を分割するようにしてもよい。
【００２３】
【発明の効果】以上の本発明であれば、基本セルアレイ
領域の電界効果トランジスタの領域の一部が、ウェル領
域において分割されているので、小分割された領域に形
成されたウェル端子の電位を任意の電位にすることがで
きる。このため、小分割された領域に形成された電界効
果トランジスタのドレイン、ソース、ゲートを任意の電
位にされたウェル端子に接続することにより、理想的な
アナログ回路を形成することができる。したがって、ゲ
ートアレイ方式の半導体集積回路であっても、同一基板
上にディジタル回路とアナログ回路とを搭載することが
できるという特有の効果が得られる。
領域の電界効果トランジスタの領域の一部が、ウェル領
域において分割されているので、小分割された領域に形
成されたウェル端子の電位を任意の電位にすることがで
きる。このため、小分割された領域に形成された電界効
果トランジスタのドレイン、ソース、ゲートを任意の電
位にされたウェル端子に接続することにより、理想的な
アナログ回路を形成することができる。したがって、ゲ
ートアレイ方式の半導体集積回路であっても、同一基板
上にディジタル回路とアナログ回路とを搭載することが
できるという特有の効果が得られる。
【図１】本発明の一実施例による基本セルアレイの構成
図である。
図である。
【図２】図１のａ−ａ′線による断面図である。
【図３】図１の基本セルアレイに配線を施した状態を示
す拡大図である。
す拡大図である。
【図４】Ｐウェル領域をＮ型の分割領域によって分割す
る行程を示す図である。
る行程を示す図である。
【図５】ＣＭＯＳゲートアレイのチップの構成図であ
る。
る。
【図６】従来の基本セルアレイの構成図である。
【図７】図６のｂ−ｂ′線による断面図である。
【図８】図６のｃ−ｃ′線による断面図である。
【図９】図６のｘ−ｘ′線による断面図である。
【図１０】図６のｙ−ｙ′線による断面図である。
【図１１】図６の基本セルアレイ領域に配線を施した図
である。
である。
【図１２】図１１の具体的回路図である。
【図１３】高精度のアナログ回路とディジタル回路とを
接続した理想の回路であり、図３の配線パターンによっ
て構成される。
接続した理想の回路であり、図３の配線パターンによっ
て構成される。
１ Ｎウェル領域、２ Ｐウェル領域、３ ＮＭＯＳト
ランジスタ領域、４ ＰＭＯＳトランジスタ領域６ Ｎ
型基板、１０ 分割領域１１ 入出力バッファ領域、１
２ 基本セルアレイ領域１３ ＮＭＯＳトランジスタ
列、１４ ＰＭＯＳトランジスタ列５１および５２ 酸
化膜領域、１０１および１０２ ウェル端子領域
ランジスタ領域、４ ＰＭＯＳトランジスタ領域６ Ｎ
型基板、１０ 分割領域１１ 入出力バッファ領域、１
２ 基本セルアレイ領域１３ ＮＭＯＳトランジスタ
列、１４ ＰＭＯＳトランジスタ列５１および５２ 酸
化膜領域、１０１および１０２ ウェル端子領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/8234 - 21/8238 H01L 27/118,27/06,27/08 H01L 27/088 - 27/092
Claims (3)
- 【請求項１】 半導体サブストレートと、 前記サブストレートの第１方向に延在して形成されたあ
る導電形式のウェル領域と、前記ある導電形式のウェル
領域内に前記第１方向と交差する第２方向に延在して形
成された複数個の逆導電形式の領域と、前記逆導電形式
の領域の隣接の２個の領域間に形成されたゲート電極と
を有する複数個の第１導電形式の電界効果トランジスタ
と、 前記ある導電形式のウェル領域と並列に延在して形成さ
れたある導電形式と逆の導電形式のウェル領域と、前記
逆導電形式のウェル領域を前記第１方向に沿ってある間
隔で小領域に分割し、複数個の逆導電形式の小分割され
た領域を与えるある導電形式の分割する領域と、各前記
逆導電形式の小分割された領域内に前記第１方向と交差
する第２方向に延在して形成された複数個のある導電形
式の領域と、前記ある導電形式の領域の隣接の２個の領
域間に形成されたゲート電極とを有する複数個の第２導
電形式の電界効果トランジスタと、 前記第１導電形式の電界効果トランジスタおよび第２導
電形式の電界効果トランジスタと並列に形成され、前記
ウェル領域に接続される複数個のウェル端子とを含み、 各前記第１導電形式の電界効果トランジスタと各前記第
２導電形式の電界効果トランジスタと各前記ウェル端子
とにより基本セルが形成されることを特徴とするゲート
アレイ方式の半導体集積回路装置。 - 【請求項２】 前記基本セルの前記第１導電形式の電界
効果トランジスタと、前記第２導電形式の電界効果トラ
ンジスタとを組合わせて所与の回路を構成する配線部材
を含む前記特許請求の範囲第１項記載のゲートアレイ方
式の半導体集積回路装置。 - 【請求項３】 前記逆導電形式の小分割された所与の領
域に形成される所与の回路は、アナログ回路として構成
され、前記小分割された他の領域に形成される回路は、
ディジタル回路として構成される前記特許請求の範囲第
２項記載のゲートアレイ方式の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002292A JP3065672B2 (ja) | 1990-01-11 | 1991-01-11 | ゲートアレイ方式の半導体集積回路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-5654 | 1990-01-11 | ||
| JP565490 | 1990-01-11 | ||
| JP3002292A JP3065672B2 (ja) | 1990-01-11 | 1991-01-11 | ゲートアレイ方式の半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04211170A JPH04211170A (ja) | 1992-08-03 |
| JP3065672B2 true JP3065672B2 (ja) | 2000-07-17 |
Family
ID=26335642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3002292A Expired - Lifetime JP3065672B2 (ja) | 1990-01-11 | 1991-01-11 | ゲートアレイ方式の半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3065672B2 (ja) |
-
1991
- 1991-01-11 JP JP3002292A patent/JP3065672B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04211170A (ja) | 1992-08-03 |
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