KR0165305B1 - 반도체 메모리장치 및 그 제조방법 - Google Patents
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Abstract
반도체 메모리장치의 소자 배치에 관하여 기재되어 있다. 이는, 반도체기판에 선택적으로 형성된 제1도전형의 제1웰 및 제2도전형의 제2웰, 상기 제2웰 내에 형성된 메모리 셀들 및 이 메모리 셀들 사이에 형성된 주변회로를 구성하는 소자들, 및 상기 제1웰 내에 형성된 주변회로를 구성하는 소자들을 포함하는 것을 특징으로 한다. 따라서, 메모리 셀이 형성되는 웰의 표면과 주변회로가 형성되는 웰의 표면사이에 단차가 발생하지 않으므로, 사진식각 공정시 게이트전극이 부분적으로 가늘어지는 것을 방지할 수 있고, 웰 간의 전기적 분리를 위한 이격부가 필요하지 않으므로, 메모리장치의 집적도를 향상시킬 수 있다.
Description
제1도는 종래 일 방법에 의해 제조된 반도체 메모리장치를 도시한 단면도이다.
제2a도 내지 제2e도는 종래 다른 방법에 의한 반도체 메모리장치의 제조방법을 설명하기 위해 도시한 단면도들이다.
제3도 내지 제6도는 본 발명의 제1 내지 제4 실시예에 의해 제조된 반도체 메모리장치를 각각 도시한 단면도들이다.
제7a도 내지 제7d도는 본 발명의 일 실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위해 도시한 단면도들이다.
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 메모리 셀 어레이 및 메모리 셀 어레이 사이에 형성되는 주변회로를 하나의 웰에 형성하는 반도체 메모리장치 및 그 제조방법에 관한 것이다.
씨 모스(CMOS) 트랜지스터의 집적도는 N-채널의 NMOS 트랜지스터가 형성된 웰과 P-채널의 PMOS 트랜지스터 형성된 웰이 얼마나 가깝게 위치할 수 있느냐에 달려있다. 이는, 특히 집적도 항상에 주력하는 메모리 제품에서 더욱 중요성을 갖는다.
일반적으로 반도체 메모리장치는 데이터를 저장하는 메모리 셀 어레이, 셀 어레이 외곽에 위치한 주변회로 및 셀 어레이와 셀 어레이 사이에 위치하여 셀을 구동하는 주변회로로 이루어지고, 이들 각각은 트윈-웰(Twin-well) 또는 트리플-웰(Triple-well) 공정으로 형성된다.
제1도는 종래 일 방법에 의해 제조된 반도체 메모리장치를 도시한 단면도로서, 메모리 셀 어레이들과 이 셀 어레이들 사이에 위치한 주변회로를 도시한 것이다.
상기 제1도에 있어서, 도면부호 2는 반도체기판을, 4는 P형 제1웰을, 6은 N형 제2웰을, 8은 P형 제3웰을, 10을 필드산화막을, 12는 제1메모리 셀 어레이를 구성하는 NMOS 트랜지스터를, 14는 제2메모리 셀 어레이를 구성하는 NMOS 트랜지스터를, 16 및 18은 주변회로를 구성하는 PMOS 트랜지스터를, 그리고 20 및 22는 주변회로를 구성하는 NMOS 트랜지스터를 나타낸다.
상기 제1도에 도시된 반도체 메모리장치는, NMOS 트랜지스터들을 포함하는 제1메모리 셀 어레이, NMOS 및 PMOS 트랜지스터들로 구성된 주변회로 및 NMOS 트랜지스터들을 포함하는 제2메모리 셀 어레이로 구성되어 있다. 주변회로는 제1메모리 셀 어레이와 제2메모리 셀 어레이 사이에 위치하며, 제1 및 제2메모리 셀들은 N형의 제2웰(6)내에 형성된 P형의 제3웰(8)에 형성되고, 주변회로를 구성하는 NMOS 및 PMOS 트랜지스터들은 각각 P형의 제1웰(4) 및 N형의 제2웰(6) 내에 형성된다.
이때, 주변회로를 구성하는 소자들이 형성된 웰(도면의 중앙부에 위치한 제1 및 제2웰)과 메모리 셀들이 형성된 웰(도면의 양가장자리부에 위치한 제2 및 제3웰) 사이는 주변회로를 구성하는 소자들과 메모리 셀들의 전기적 분리를 위하여 일정 간격으로 띄워져 있다. 이러한 이격부(밑금친 부분)는 소자들 사이의 전기적 분리를 효율적으로 하는 장점은 있으나, 고집적화가 필수적인 메모리장치에 있어서는, 메모리장치의 집적도를 저하시키는 치명적인 원인이 된다.
제2a도 내지 제2e도는 종래 다른 방법에 의한 반도체 메모리장치의 제조방법을 설명하기 위해 도시한 단면도들로서, LOCOS(LOCal Oxidation Silicon)방식으로 제1 및 제2웰을 형성하는 것을 도시한다.
N형 또는 P형 반도체기판(30) 상에 패드산화막(32) 및 다결정실리콘막(34)를 적층한 후, P형 제1웰이 형성될 영역 상에 제1이온주입 방지패턴(36)을 형성한다. 이어서, 결과물 전면에 인 이온과 같은 N형 불순물이온(37)을 주입함으로써 상기 반도체기판에 N형의 제2웰(38)을 형성한다(제2a도).
제1이온주입 방지패턴을 제거하고, 결과물 상에 상기 제1이온주입 방지패턴과 반대의 패턴을 갖는 식각마스크 패턴 (도시되지 않음)을 형성한 후, 이 식각마스크 패턴을 갖는 식각마스크로 하여 제2웰(38) 상에 형성되어 있는 다결정실리콘막을 제거한다. 이어서, 통상의 열산화 공정을 행하여 상기 제2웰(38)의 표면에 열산화막(40)을 형성하고, 결과물 전면에 보론 이온과 같은 P형 불순물이온(41)을 주입함으로써 상기 제2웰(38) 사이에 P형의 제1웰(42)을 형성한다. 이때, 상기 불순물이온은 열산화막이 형성되지 않은 영역에만 주입되는데, 이는 상기 열산화막이 이온주입 마스크의 역할을 하기 때문이다(제2b도).
열산화막을 제거하고, 제1 및 제2메모리 셀 어레이가 형성될 영역을 표면으로 노출시키는 제2이온주입 방지패턴(44)을 결과물 상에 형성한 후, 결과물 전면에 보론 이온과 같은 P형 불순물이온(45)을 주입함으로써 P형의 제3웰(46)을 형성한다(제2c도).
제2이온주입 방지패턴을 제거하고 소자 간의 전기적 분리를 위하여, 결과물의 표면에 선택적으로 소자분리막(48)을 형성한 후(제2d도), 각 웰 내에 NMOS 트랜지스터들(12,14,20 및 22) 및 PMOS 트랜지스터들(16 및 18)을 형성한다(제2e도).
상술한 종래 다른 방법에 의하면, 주변회로와 메모리 셀 어레이 사이에 일정한 간격을 두지 않으므로, 종래 다른 방법에서 문제시 되었던 집적도의 저하문제는 해결하였다. 그러나, 제1웰 및 제2웰을 LOCOS방식을 이용하여 형성하기 때문에, 상기한 제2b도의 공정에서 형성된 열산화막(40)에 의해 발생하는 제1웰의 표면과 제2웰의 표면의 높이 차이는 해결할 수 없었다(제1도에 도시한 종래 일 방법에 의해 제조된 메모리장치에서도 발생하는 문제임). 웰 표면들 간의 높이 차이는, 트랜지스터를 형성하는 이후의 공정 시, 웰의 가장자리부에 형성되는 게이트전극이 광의 간섭효과에 의해 가늘어 지는 문제점을 일으킨다.
따라서, 고집적도의 메모리장치를 신뢰도 높게 형성하기 위해서는, 주변회로가 형성된 웰과 메모리 셀 어레이가 형성된 웰 사이의 이격부를 없애는 것과 동시에, 웰 표면들 간의 높이 차이를 발생시키지 않는 메모리장치의 구조 및 그 제조방법이 필요하다.
본 발명의 목적은 주변회로를 구성하는 소자와 메모리 셀을 구성하는 소자를 동일한 웰에 형성하여 메모리장치의 집적도를 향상시키는 반도체 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 웰 표면들 간의 높이 차이를 발생시키지 않는 반도체 메모리장치를 제공하는데 있다.
본 발명의 또 다른목적은 상기한 반도체 메모리장치를 제조하는데 있어서 그 적합한 제조방법을 제공하는데 있다.
상기 목적 및 다른 목적을 달성하기 위한 본 발명에 의한 반도체 메모리장치는, 반도체기판에 선택적으로 형성된 제1도전형의 제1웰 및 제2도전형의 제2웰; 상기 제2웰 내에 형성된 메모리 셀들 및 이 메모리 셀들 사이에 형성된 주변회로를 구성하는 소자들; 및 상기 제1웰 내에 형성된 주변회로를 구성하는 소자들을 포함하는 것을 특징으로 한다.
본 발명의 장치에 있어서, 상기 메모리 셀들은 상기 제2웰 내에 형성된 제1도전형의 제3웰 내에 형성되어 있는 것이 바람직하다.
본 발명의 바람직한 일 실시예에 의한 장치에 있어서, 상기 제3웰 내에 메모리 셀들 사이에 형성된 주변회로를 구성하는 상기 소자들의 일부가 형성되어 있는 것이 바람직하다.
본 발명의 바람직한 다른 실시예에 의한 장치에 있어서, 메모리 셀들 사이에 형성된 주변회로를 구성하는 상기 소자들의 일부는 상기 제2웰 내에 형성된 제1도전형의 제4웰에 형성되어 있는 것이 바람직하다.
본 발명의 장치에 있어서, 상기 제1도전형은 P형이고, 상기 제2도전형은 N형인 것이 바람직하다.
본 발명의 장치에 있어서, 상기 메모리 셀을 구성하는 소자들은 NMOS 트랜지스터이고, 메모리 셀들 사이에 형성된 주변회로를 구성하는 상기 소자들의 일부는 NMOS 트랜지스터인 것이 바람직하다.
본 발명의 장치에 있어서, 상기 제1웰 내에는 메모리 셀 어레이 영역의 외곽에 형성되는 주변회로를 구성하는 소자들이 형성되어 있는 것이 바람직하다.
상기 또 다른 목적을 달성하기 위한 본 발명에 의한 반도체 메모리장치의 제조방법은, 메모리 셀 어레이 영역의 외곽에 형성되는 주변회로는 제1도전형의 제1웰에 형성하고, 메모리 셀들 및 이 메모리 셀들 사이에 형성되는 주변회로는 제2도전형의 제2웰에 형성하는 것을 특징으로 한다.
본 발명의 제조방법에 있어서, 상기 제2웰 내에 제1도전형의 제3웰을 더 형성하는 것이 바람직하다.
본 발명의 바람직한 일 실시예에 의한 제조방법에 있어서, 상기 제3웰 내에 상기 메모리 셀들 및 메모리 셀들 사이에 형성되는 주변회로를 구성하는 소자들의 일부를 형성하는 것이 바람직하다.
본 발명의 바람직한 다른 실시예에 의한 제조방법에 있어서, 상기 제2웰 내에 제1도전형의 제4웰을 형성하고, 이 제4웰에 메모리 셀들 사이에 형성되는 주변회로를 구성하는 소자들의 일부를 형성하는 것이 바람직하다.
본 발명의 제조방법에 있어서, 상기 반도체기판, 제1웰, 제3웰 및 제4웰은 P형의 불순물을 도우프하여 형성하고, 상기 제2웰은 N형의 불순물로 도우프하여 형성하는 것이 바람직하다.
따라서, 본 발명에 의한 반도체 메모리장치 및 그 제조방법에 의하면, 주변회로를 구성하는 소자와 메모리 셀 어레이를 구성하는 소자를 하나의 웰 내에 형성함으로써, 주변회로가 형성되는 웰과 메모리 셀 어레이가 형성되는 웰 사이의 이격부가 제거되는데 따르는 집적도 증가효과와 웰 표면들 간의 높이차이가 제거되는데 따르는 신뢰도 증가효과를 기대할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.
제3도 내지 제6도는 본 발명의 제1 내지 제4실시예에 의해 제조된 반도체 메모리장치를 각각 도시한 단면도들이다.
[제1실시예]
제3도는 본 발명의 제1실시예에 의해 제조된 반도체 메모리장치를 도시한 단면도로서, 메모리 셀 어레이 사이에 존재하는 주변회로와, 제1 및 제2메모리 셀 어레이를 하나의 N형 제2웰(70)에 형성한 경우이다.
상기 제3도에는 P형 또는 N형 반도체기판(62)의 표면 근방에 선택적으로 형성된 P형의 제1웰(74)과 N형의 제2웰(70), 상기 제2웰 내에 선택적으로 형성된 P형의 제3웰들(76), 상기 제3웰 내에 형성된 NMOS 트랜지스터들(80,82,84 및 86) 및 상기 제3웰들 사이에 존재하는 제2웰에 형성된 PMOS 트랜지스터(88)가 도시되어 있다.
상기 제3도를 참조하면, 제1메모리 셀 어레이를 구성하는 NMOS 트랜지스터(80)와 주변회로를 구성하는 NMOS 트랜지스터(84)가 제3웰(76)(도면의 왼측에 위치) 내에 나란히 형성되어 있고, 제2메모리 셀 어레이를 구성하는 NMOS 트랜지스터(82)와 주변회로를 구성하는 NMOS 트랜지스터(86)가 또한 제3웰(76)(도면의 우측에 위치) 내에 나란히 형성되어 있다. 주변회로를 구성하는 PMOS 트랜지스터는 상기 제3웰들(76) 사이에 존재하는 제2웰(70)에 형성되어 있다.
본 발명의 제1실시예에 의해 제조된 반도체 메모리장치에 의하면, 메모리 셀 어레이 사이에 형성되어 셀을 구동하는 주변회로를 메모리 셀과 동일한 웰(제2웰) 내에 형성함으로써, 상기 주변회로와 메모리 셀을 서로 다른 웰에 형성하던 종래 방법에 비해, 첫째, 주변회로가 형성된 웰과 메모리 셀이 형성된 웰 표면 간에 단차를 발생시키지 않으므로(제3웰은 LOCOS 방식을 이용한 웰 형성법에 의하지 않고 단순한 이온주입 공정에 의해 형성되므로, 상기 제3웰과 제2웰 사이에는 단차가 발생하지 않는다), 웰 가장자리부에 형성되는 게이트전극이 가늘어 지는 현상이 발생하지 않는다.
둘째, 웰 사이의 전기적 분리를 위해 형성되던 이격부를 형성되지 않아도 되므로, 집적도 향상을 꾀할 수 있다.
상기 제3도에 있어서, 도면 우측에 있는 P형의 제1웰(74) 내에는 셀 어레이 영역 외곽에 배치되는 주변회로가 형성된다. 이때, 이 제1웰(74)의 표면과 제2웰(70)의 표면 사이에는 여전히 높이 차이가 존재하나, 셀 어레이 영역과 이 셀 어레이 영역 외곽에 배치되는 주변회로는 상당한 거리고 이격되어 있기 때문에 (도면 우측에 형성된 소자분리막(78) 참조), 종래 방법에서 문제시 되던 웰 표면과 같이 단차에 의해 게이트전극이 가늘어지는 문제점은 발생하지 않는다.
[제2실시예]
제4도는 본 발명의 제2실시예에 의해 제조된 반도체 메모리장치를 도시한 단면도로서, 메모리 셀 어레이 사이에 존재하는 주변회로와 제1 및 제2메모리 셀 어레이를 하나의 N형 제2웰(70)에 형성한 다른 경우이다.
상기 제3도는 주변회로를 구성하는 소자들 중, NMOS 트랜지스터들(84 및 86)은 셀 어레이 영역 측에 형성되고, PMOS 트랜지스터(88)는 주변회로 영역의 중앙에 형성되는 경우를 도시한 것인데 비하여, 제4도는 상기 제3도와 반대의 경우이다. 즉, 주변회로를 구성하는 소자들 중, PMOS 트랜지스터들(90 및 92)은 셀 어레이 영역측에 형성되고, NMOS 트랜지스터(94)는 주변회로 영역의 중앙에 형성되는 경우를 도시한 것이다. 이때, 주변회로 영역의 중앙부에 형성되는 상기 NMOS 트랜지스터(94)는 제1 및 제2메모리 셀이 형성되는 제3웰(76) 사이에 형성된 P형의 제4웰(76)에 형성된다.
[제3실시예]
제5도는 본 발명의 제3실시예에 의해 제조된 반도체 메모리장치를 도시한 단면도로서, 메모리 셀 어레이 사이에 존재하는 주변회로와 제1 및 제2 메모리 셀 어레이를 하나의 N형 제2웰(70)에 형성한 또 다른 경우이다.
주변회로는 NMOS 트랜지스터(96)만으로 구성되어 있기 때문에, 주변회로 및 메모리 셀은 제2웰(70) 내에 형성된 제3웰(76) 내에 모두 형성된다.
[제4실시예]
제6도는 본 발명의 제4실시예에 의해 제조된 반도체 메모리장치를 도시한 단면도로서, 메모리 셀 어레이 사이에 존재하는 주변회로와 제1 및 제2 메모리 셀 어레이를 하나의 N형 제2웰(70)에 형성한 또 다른 경우이다.
주변회로는 PMOS 트랜지스터(98)만으로 구성되어 있기 때문에, 메모리 셀은 제2웰(70) 내에 형성된 제3웰(76) 내에 모두 형성되어 있고, 주변회로는 상기 제3웰(76) 사이의 제2웰(70) 내에 모두 형성되어 있다.
[제조방법]
제7a도 내지 제7d도는 본 발명의 일 실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 이해 도시한 단면도들로서, 대표적으로, 본 발명의 제1실시예에 의해 제조된 반도체 메모리장치(제3도 참조)의 제조방법을 설명한다.
먼저, 제7a도는 N형의 제2웰(70)을 형성하는 공정을 도시한 것으로서, 이는, P형 또는 N형의 반도체기판(62) 상에 패드산화막(64) 및 다결정실리콘막(66)을 적층하는 제1공정, 상기 다결정실리콘막(66) 상에 N형의 제2웰이 형성될 영역을 표면으로 노출시키는 제1이온방지막(68)을 형성하는 제2공정, 및 결과물 전면에, 예컨대 인 이온과 같은 N형 불순물 이온(69)을 주입함으로써 N형 제2웰(70)을 형성하는 제3공정으로 진행된다.
제7b도는 P형의 제1웰(74)을 형성하는 공정을 도시한 것으로서, 이는, 상기 제1이온방지막과 동일한 패턴의 식각방지막 (도시되지 않았으나, 상기 제1이온방지막과 동일한 모양 또는 제1이온방지막을 그대로 사용한 것임)을 이용하여 상기 제2웰(70)상에 형성되어 있는 다결정실리콘막을 제거한 후, 결과물을 열산화 공정에 노출시킴으로써 상기 제2웰(70) 표면에 필드산화막(66)을 형성하는 제1공정, 및 결과물 전면에, 예컨대 보론 이온과 같은 P형 불순물이온(73)을 주입함으로써 P형 제1웰(74)을 형성하는 제2공정으로 진행된다.
이때, P형 불순물이온(73)을 주입하는 상기 공정에 대해, 상기 필드산화막(72)은 이온주입방지막의 역할을 한다.
제7c도는 제3웰(76) 및 소자분리막(78)을 형성하는 공정을 도시한 것으로서, 이는, 상기 필드산화막(72)을 제거하는 제1공정, NMOS 트랜지스터가 형성될 영역에 P형 불순물이온을 주입함으로써 P형의 제3웰(76)을 상기 제2웰 내에 선택적으로 형성하는 제2공정, 및 반도체기판의 표면에 선택적으로 소자분리막(78)을 형성하는 제3공정으로 진행된다.
상기 필드산화막이 제거된 후, 제1웰(74)의 표면과 제2웰(70)의 표면 사이에는 상기 필드산화막 두께의 55%에 해당하는 단차가 발생한다. 그러나, 메모리 셀과 이 메모리 셀 사이에 위치하는 주변회로가 조밀하게 형성되는 상기 제2웰(70)과 메모리 셀 어레이 영역 외곽에 위치하는 주변회로가 형성되는 상기 제1웰(74) 사이는 상당한 거리로 이격되어 있기 때문에 (도면 우측에 형성된 소자분리막(78) 참조), 종래 방법에서 문제시 되던 웰 표면 같이 단차에 의해 게이트전극이 가늘어지는 문제점은 발생하지 않는다.
또한, 상기 제3웰(76)은 LOCOS 방식을 이용한 이온주입법이 아닌, 포토레지스트 패턴을 이용한 단순한 이온주입 방식으로 형성되기 때문에, 상기 제3웰(76)의 표면과 제2웰(70)의 표면 사이에는 단차가 발생하지 않는다.
제7d도는 메모리 셀 어레이를 구성하는 소자들과 주변회로를 구성하는 소자들을 형성하는 공정을 도시한 것으로서, 이는, 통상의 MOS 트랜지스터 형성 공정에 의해, 상기 제3웰에는 NMOS 트랜지스터(80,82,84 및 86)를 형성하고, 상기 제3웰들 사이에 위치하는 제2웰에는 PMOS 트랜지스터(88)을 형성하는 공정으로 진행된다.
상기 제7d도에 있어서, 도면의 좌,우측에 형성된 NMOS 트랜지스터는 메모리 셀 어레이를 구성하는 트랜지스터들이고, 메모리 셀 어레이를 구성하는 상기 트랜지스터들 사이에 형성된 나머지 트랜지스터들은 주변회로를 구성하는 트랜지스터들이다.
이때, 상기 제2웰(70) 내에 형성되는 제3웰(76)의 모양은 주변회로를 구성하는 트랜지스터의 종류 및 위치에 따라 변형될 수 있음은 물론이다(제4도, 제5도 및 제6도 참조).
따라서, 본 발명에 의한 반도체 메모리장치 및 그 제조방법에 의하면, 메모리 셀 어레이 사이에 형성되어 셀을 구동하는 주변회로를 메모리 셀과 동일한 웰 (제2웰) 내에 형성함으로써, 상기 주변회로와 메모리 셀을 서로 다른 웰에 형성하던 종래 방법에 비해, 첫째, 주변회로가 형성된 웰과 메모리 셀이 형성된 웰 표면 간에 단차를 발생시키지 않으므로, 웰 가장자리부에 형성되는 게이트전극이 가늘어지는 현상이 발생하지 않는다. 둘째, 웰 사이의 전기적 분리를 위해 형성되던 이격부를 형성되지 않아도 되므로 집적도 향상을 꾀할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
Claims (10)
- 반도체 기판의 제1영역에 형성된 제1도전형의 제1웰 및 상기 제1웰이 형성되지 않은 제2영역에 형성된 제2도전형의 제2웰; 상기 제2웰 내에 형성된 메모리 셀들 및 이 셀들을 구동시키기 위해 상기 제2웰 내의 상기 메모리 셀들 사이에 형성된 주변회로 소자들; 및 상기 제1웰 내에 형성된 상기 메모리 셀 영역 외곽의 주변회로 소자들을 포함하는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 메모리 셀들은 상기 제2웰 내에 선택적으로 형성된 제1도전형의 제3웰 내에 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서, 상기 제3웰 내에 상기 메모리 셀들 사이에 형성된 주변회로 소자들의 일부가 형성되어 있는 것을 특징으로 하는 반도체 메모리장치.
- 제2항에 있어서, 상기 메모리 셀들 사이에 형성된 주변회로 소자들의 일부는 상기 제2웰 내에 선택적으로 형성된 제1도전형의 제4웰 내에 형성되어 있는 것을 특징으로 하는 반도체 메모리장치.
- 제3항에 있어서, 상기 제1도전형 P형이고, 상기 제2도전형은 N형인 것을 특징으로 하는 반도체 메모리장치.
- 반도체 기판의 제1영역에 제1도전형의 제1웰과 상기 제1웰이 형성되지 않은 제2영역에 제2도전형의 제2웰을 형성한 후, 상기 제2웰 내에는 메모리 셀들과 이 셀들을 구동시키기 위해 이들 사이에 위치하는 주변회로 소자들을 형성하고, 상기 제1웰 내에는 상기 메모리 셀 영역 외곽의 주변회로 소자들을 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제6항에 있어서, 상기 제2웰 내에 제1도전형의 제3웰을 더 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제7항에 있어서, 상기 제3웰 내에 상기 메모리 셀들 및 메모리 셀들 사이에 형성되는 주변회로 소자들의 일부를 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제7항에 있어서, 상기 제2웰 내에 제1도전형의 제4웰을 더 형성한 후, 이 제4웰 내에 메모리 셀들 사이에 형성되는 주변회로 소자들의 일부를 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제7항 및 제9항 중 어느 한 항에 있어서, 상기 반도체 기판, 제1웰, 제3웰 및 제4웰은 P형의 불순물을 도우프하여 형성하고, 상기 제2웰은 N형 불순물을 도우프하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940034246A KR0165305B1 (ko) | 1994-12-14 | 1994-12-14 | 반도체 메모리장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940034246A KR0165305B1 (ko) | 1994-12-14 | 1994-12-14 | 반도체 메모리장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960026770A KR960026770A (ko) | 1996-07-22 |
| KR0165305B1 true KR0165305B1 (ko) | 1998-12-15 |
Family
ID=19401531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019940034246A KR0165305B1 (ko) | 1994-12-14 | 1994-12-14 | 반도체 메모리장치 및 그 제조방법 |
Country Status (1)
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|---|---|
| KR (1) | KR0165305B1 (ko) |
-
1994
- 1994-12-14 KR KR1019940034246A patent/KR0165305B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026770A (ko) | 1996-07-22 |
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