KR100281118B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100281118B1
KR100281118B1 KR1019980019546A KR19980019546A KR100281118B1 KR 100281118 B1 KR100281118 B1 KR 100281118B1 KR 1019980019546 A KR1019980019546 A KR 1019980019546A KR 19980019546 A KR19980019546 A KR 19980019546A KR 100281118 B1 KR100281118 B1 KR 100281118B1
Authority
KR
South Korea
Prior art keywords
forming
normal
impurity region
concentration
concentration impurity
Prior art date
Application number
KR1019980019546A
Other languages
English (en)
Other versions
KR19990086529A (ko
Inventor
조창섭
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019980019546A priority Critical patent/KR100281118B1/ko
Publication of KR19990086529A publication Critical patent/KR19990086529A/ko
Application granted granted Critical
Publication of KR100281118B1 publication Critical patent/KR100281118B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 OTP(One Time Programmable EPROM)제품내의 고전압 트랜지스터의 특성을 개선하는데 적당하도록한 반도체 소자의 제조 방법에 관한 것으로,반도체 기판에 P-웰 영역을 형성하고 소자들을 격리하기 위한 소자 격리층을 형성하는 공정과,상기 P-웰 영역에 노말 TR의 게이트 전극,HV-TR의 게이트 전극들을 형성하고 전면에 제 1 포토레지스트층을 형성하는 공정과,증착된 제 1 포토레지스트층을 선택적으로 패터닝하여 노말 트랜지스터 형성 영역만 노출되도록 하는 공정과,저농도의 불순물을 주입하여 노말 TR의 저농도 불순물 영역을 형성하고 제 1 포토레지스트층을 제거하고 전면에 다시 제 2 포토레지스트층을 형성하는 공정과,상기 제 2 포토레지스트층을 선택적으로 패터닝하여 고전압 트랜지스터가 형성될 부분만 노출되도록 패터닝하고 저농도의 불순물을 주입하여 HV-TR의 저농도 불순물 영역을 형성하는 공정과,상기 제 2 포토레지스트층을 제거하고 전면에 측벽 형성용 물질층을 증착하고 에치백 공정으로 각 게이트 전극의 측면에 게이트 측벽을 형성하는 공정과,노말 TR,HV-TR 두영역 모두에 고농도의 불순물을 주입하여 노말TR의 고농도 불순물 영역,HV-TR의 고농도 불순물 영역을 형성하는 공정을 포함하여 이루어진다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자에 관한 것으로, 특히 OTP(One Time Programmable EPROM)제품내의 고전압 트랜지스터의 특성을 개선하는데 적당하도록한 반도체 소자의 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자에 관하여 설명하면 다음과 같다.
도 1은 일반적인 OTP 메모리 소자의 공정 조건 및 구조 단면도이고, 도 2는 EPROM 프로그램 회로의 구성도이다. 그리고 도 3은 종래 기술의 HV-NMOS 소자의 공정 조건 및 구조 단면도이다.
도 1은 0.8㎛의 디자인룰을 갖는 OTP 메모리 소자를 나타낸 것으로, 웨이퍼의 셀 영역에 데이터를 저장하는 EPROM소자 그리고 데이터 입출력을 위한 주변 회로 영역에 HV-NMOS,Normal NMOS,HV-PMOS,Normal PMOS 등의 소자들이 형성된다.
상기 소자들을 형성하기 위한 공정 조건 및 구조는 먼저, 반도체 기판(1)의 P-웰 영역(2),고농도 N-웰 영역(3),N-웰 영역(4)들과, 상기 웰 영역들을 격리하거나 웰 영역내의 소자들을 격리하기 위한 소자 격리층(5a)(5b)(5c)(5d)(5e)(5f)들과, 상기 P-웰 영역(2)내에 n-LDD 구조의 소오스/드레인(6a)(6b) 및 게이트 전극(8)으로 구성되는 Normal NMOS 트랜지스터와, 상기 P-웰 영역(2)내에 n-LDD 구조의 소오스/드레인(7a)(7b) 및 게이트 전극(9)으로 구성되는 HV-NMOS 트랜지스터와, 상기 P-웰 영역(2)내에 소오스/드레인(10a)(10b) 및 플로우팅 게이트 전극(11),컨트롤 게이트 전극(12)으로 구성되는 EPROM 소자와, 상기 고농도 N-웰 영역(3)내에 p-LDD 구조의 소오스/드레인(13a)(13b) 및 게이트 전극(14)으로 구성되는 HV-PMOS 트랜지스터와, 상기 N-웰 영역(4)내에 p-LDD 구조의 소오스/드레인(15a)(15b) 및 게이트 전극(16)으로 구성되는 Normal PMOS 트랜지스터를 포함하여 구성된다.
여기서, 상기의 셀 영역에 형성된 EPROM 소자의 공정 조건은 다음과 같다.
게이트 길이(Length)를 0.75㎛, 게이트 산화막의 두께를 300Å로 한다.
그리고 플로팅 게이트 전극을 형성하기 위한 폴리 실리콘의 두께를 2000Å,ONON 구조의 유전체막의 두께를 316Å, 컨트롤 게이트 전극을 형성하기 위한 폴리 실리콘의 두께를 3500Å로 한다.
그리고 HV-NMOS,HV-PMOS 트랜지스터는 게이트 길이를 1.4㎛,게이트 산화막의 두께를 300Å,게이트 전극을 형성하기 위한 폴리 실리콘의 두께를 2500Å로 한다.
이에 비하여 Normal PMOS,Normal NMOS는 게이트 길이를 0.8㎛, 게이트 산화막의 185Å, 게이트 전극의 두께를 3500Å로 한다.
이와 같은 구조의 OTP 메모리 소자는 Normal 트랜지스터와 고전압 트랜지스터가 동시에 형성되도록 공정을 진행한다.
즉, 노말 트랜지스터와 고전압 트랜지스터의 소오스/드레인을 형성하는 공정을 하나의 포토 마스크를 사용하여 진행한다.
이때의 공정 조건은 도 3에서와 같다.
P-웰 영역(31)을 형성하기 위한 이온 주입 공정은 BF2+의 불순물을 60KeV에너지로 7.0E13의 농도로 진행한다.
그리고 LDD 구조의 소오스/드레인(32a)(32b)을 형성하기 위한 저농도 N형 불순물의 주입 공정은 게이트 전극(33)을 마스크로 하여 P+불순물을, 50KeV의 에너지와 2.0E13(노말,고전압 트랜지스터 동시에 적용)의 농도로 진행한다.
그리고 LDD 구조의 소오스/드레인(32a)(32b)을 형성하기 위한 고농도 N형 불순물의 주입 공정은 측벽을 포함하는 게이트 전극(33)을 마스크로하여 As+불순물을 80KeV의 에너지와 5.0E15(노말,고전압 트랜지스터 동시에 적용)의 농도로 진행한다.
이와 같은 조건으로 형성된 OTP 메모리 소자는 다음과 같은 방법에 의해 소자 특성 평가를 한다.
노말 트랜지스터와 고전압 트랜지스터를 사이즈별로 드로우잉(Drawing)하여 테스트 패턴을 만들어 웨이퍼 Fab 공정을 진행한후에 Keithley 장비를 이용하여 각 트랜지스터의 전기적 특성을 평가한다.
대부분의 경우 NMOS 트랜지스터의 브레이크 다운 전압의 측정 조건을 Ids : 10nA로 하고, 드레인 인가전압 : 0 ~ 25V로 한다.
이와 같은 종래 기술의 OTP 메모리 소자는 노말 트랜지스터와 고전압 트랜지스터를 동시에 형성시킴에 따라 다음과 같은 문제점이 있다.
첫째, 노말 트랜지스터와 고전압 트랜지스터의 소자 특성이 달라야 하는 것이 요구됨에도 불구하고 브레이크 다운 전압이 동일한 수준(13.8 ~ 0.3V)을 갖는다.
둘째, 제 2 도의 EPROM 프로그램 회로에서 프로그램 전압(12.75V)를 인가시에 전압의 리플 현상이 발생한다. 이는 인가되는 전압에 비해 0.5V ~ 1.5V의 전압이 증가하여 HV-NMOS 트랜지스터를 손상시켜 제품의 신뢰성을 저하시킨다.
셋째, 신뢰성 개선을 위하여 HV-NMOS 트랜지스터의 브레이크 다운 전압을 높이기 위하여 공정 조건을 변경할 경우 노말 트랜지스터의 특성이 변하므로 Function Fail이 유발된다. 이는 제품에 따른 공정 마진이 없음을 의미한다.
넷째, EPROM 테스트시에 프로그램 전압이 높고, HV-NMOS의 브레이크 다운 전압이 낮으므로 EPROM 프로그램 회로의 Vpp pin 손상으로 metal born out에 의한 wafer scrap 현상이 발생한다. 이는 제품의 수율을 저하시킨다.
본 발명은 이와 같은 종래 기술의 OTP 메모리 소자의 문제점을 해결하기 위하여 안출한 것으로, OTP 제품내의 고전압 트랜지스터의 특성을 개선하는데 적당하도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 OTP 메모리 소자의 공정 조건 및 구조 단면도
도 2는 EPROM 프로그램 회로의 구성도
도 3은 종래 기술의 HV-NMOS 소자의 공정조건 및 구조 단면도
도 4a내지 도 4d는 본 발명에 따른 OTP 소자의 공정 단면도
도 5a내지 도 5d는 본 발명의 제 1,2,3,4 실시예에 따른 HV-NMOS 소자의 공정조건 및 구조 단면도
도면의 주요부분에 대한 부호의 설명
40. 반도체 기판 41.P-웰 영역
42. 소자 격리층 43a.43b. 게이트 전극
44a. 제 1 포토레지스트층 44b. 제 2 포토레지스트층
45a. 노말 TR의 저농도 불순물 영역 45b. HV-TR의 저농도 불순물 영역
46a. 노말 TR의 고농도 불순물 영역 46b. HV-TR의 고농도 불순물 영역
47a. 노말 TR의 게이트 측벽 47b. HV-TR의 게이트 측벽
OTP 제품내의 고전압 트랜지스터의 특성을 개선하는데 적당하도록한 본 발명의 반도체 소자의 제조 방법은 반도체 기판에 P-웰 영역을 형성하고 소자들을 격리하기 위한 소자 격리층을 형성하는 공정과,상기 P-웰 영역에 노말 TR의 게이트 전극,HV-TR의 게이트 전극들을 형성하고 전면에 제 1 포토레지스트층을 형성하는 공정과,증착된 제 1 포토레지스트층을 선택적으로 패터닝하여 노말 트랜지스터 형성 영역만 노출되도록 하는 공정과,저농도의 불순물을 주입하여 노말 TR의 저농도 불순물 영역을 형성하고 제 1 포토레지스트층을 제거하고 전면에 다시 제 2 포토레지스트층을 형성하는 공정과,상기 제 2 포토레지스트층을 선택적으로 패터닝하여 고전압 트랜지스터가 형성될 부분만 노출되도록 패터닝하고 저농도의 불순물을 주입하여 HV-TR의 저농도 불순물 영역을 형성하는 공정과,상기 제 2 포토레지스트층을 제거하고 전면에 측벽 형성용 물질층을 증착하고 에치백 공정으로 각 게이트 전극의 측면에 게이트 측벽을 형성하는 공정과,노말 TR,HV-TR 두영역 모두에 고농도의 불순물을 주입하여 노말TR의 고농도 불순물 영역,HV-TR의 고농도 불순물 영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여본 발명의 반도체 소자의 제조 공정에 관하여 상세히 설명하면 다음과 같다.
도 4a내지 도 4d는 본 발명에 따른 OTP 소자의 공정 단면도이고, 도 5a내지 도 5d는 본 발명의 제 1,2,3,4 실시예에 따른 HV-NMOS 소자의 공정조건 및 구조 단면도이다.
본 발명은 OTP 제품내에 내장되어 있는 고전압 트랜지스터의 브레이크 다운 전압 특성을 개선하기 위한 것이다.
노말 트랜지스터와 고전압 트랜지스터를 동시에 형성할 경우에 공정 마진이 적어 고전압 트랜지스터의 브레이크 다운 전압의 특성을 개선하기는 어렵다.
본 발명은 노말 트랜지스터와 고전압 트랜지스터를 동시에 형성하는 것이 아니라 나누어 형성하는 것이다.
즉, 소오스/드레인 형성 공정을 LDD를 형성하기 위한 NM Mask와 N+Mask로 분리하고 NM Mask는 노말 트랜지스터용 NM Mask와 고전압 트랜지스터용 HNM Mask로 분리하여 각 트랜지스터에 따라 요구되는 전기적 특성에 맞게 이온 주입 공정을 분리하여 진행한다.
먼저, 도 4a에서와 같이, 반도체 기판(40)에 P-웰 영역(41)을 형성하고 소자들을 격리하기 위한 소자 격리층(42)을 형성한다.
이어, 상기 P-웰 영역(41)에 게이트 전극(43a)(43b)을 형성한다.
그리고 도 4b에서와 같이, 노말 TR의 게이트 전극(43a),HV-TR의 게이트 전극(43b)이 형성된 반도체 기판(40) 전면에 제 1 포토레지스트층(44a)을 형성한다.
증착된 제 1 포토레지스트층을 선택적으로 패터닝하여 노말 트랜지스터 형성 영역만 노출되도록 한다.
이어, LDD 영역을 형성하기 위하여 저농도의 불순물을 주입하여 노말 TR의 저농도 불순물 영역(45a)을 형성한다.
그리고 도 4c에서와 같이, 상기 노말 TR의 저농도 불순물 영역(45a)을 형성하기 위한 불순물 주입 공정에서 마스크로 사용된 제 1 포토레지스트층(44a)을 제거하고 전면에 다시 제 2 포토레지스트층(44b)을 형성한다.
증착된 제 2 포토레지스트층(44b)을 선택적으로 패터닝하여 고전압 트랜지스터가 형성될 부분만 노출되도록 패터닝한다.
이어, LDD 영역을 형성하기 위하여 저농도의 불순물을 주입하여 HV-TR의 저농도 불순물 영역(45b)을 형성한다. 이때, 이온 주입 에너지를 노말TR의 저농도 불순물 영역(45a)형성시보다 높게하여 정션 깊이를 증가시킨다.
그리고 도 4d에서와 같이, 제 2 포토레지스트층(44b)을 제거하고 전면에 측벽 형성용 물질층을 증착하고 에치백 공정으로 각 게이트 전극(43a)(43b)의 측면에 노말TR의 게이트 측벽(47a),HV-TR의 게이트 측벽(47b)을 형성한다.
이어, 노말 TR,HV-TR 두영역 모두에 고농도의 불순물을 주입하여 노말TR의 고농도 불순물 영역(46a),HV-TR의 고농도 불순물 영역(46b)을 형성한다.
이와 같은 본 발명의 반도체 소자의 제조 공정은 OTP제품에 내장된 고전압 트랜지스터 브레이크 다운 전압 특성을 개선할 수 있도록한 것이다.
이와 같은 본 발명의 OTP 소자의 각 실시예에 따른 세부 공정 조건에 관하여 설명하면 다음과 같다.
먼저, 도 5a는 본 발명의 제 1 실시예에 따른 HV-NMOS 소자의 공정 조건 및 구조 단면을 나타낸 것으로 세부 공정 조건은 다음과 같다.
P-웰 영역(41)을 형성하기 위한 불순물 이온 주입 공정을 BF2+불순물을, 60KeV의 에너지 0.7E13의 농도로 진행한다.
그리고 노말 TR의 저농도 불순물 영역(45a)을 형성하기 위한 불순물 주입 공정을 P+불순물을 50 KeV의 에너지 2.0E13의 농도로 진행한다.
상기 노말 TR의 저농도 불순물 영역(45a)을 형성하기 위한 공정과 분리하여 HV-TR의 저농도 불순물 영역(45b)을 형성하기 위한 불순물 주입 공정을 P+이온을 50KeV의 에너지 4.0E13의 농도로 진행한다.
그리고 노말 TR과 HV-TR 모두의 영역에 고농도 불순물 영역을 형성하기 위한 공정을 As+이온을 80KeV의 에너지 5.0E15의 농도의 조건으로 진행한다.
이와 같은 조건으로 공정을 진행하였을 경우 시뮬레이션 브레이크 다운 전압을 15V로하여 HV-TR의 BV를 측정하면 14.8V의 실측값이 나온다.
도 5b는 본 발명의 제 2 실시예에 따른 HV-NMOS 소자의 공정 조건 및 구조 단면을 나타낸 것으로 세부 공정 조건은 다음과 같다.
P-웰 영역(41)을 형성하기 위한 불순물 이온 주입 공정을 BF2+불순물을, 60KeV의 에너지 0.7E13의 농도로 진행한다.
그리고 노말 TR의 저농도 불순물 영역(45a)을 형성하기 위한 불순물 주입 공정을 P+불순물을 50 KeV의 에너지 2.0E13의 농도로 진행한다.
상기 노말 TR의 저농도 불순물 영역(45a)을 형성하기 위한 공정과 분리하여 HV-TR의 저농도 불순물 영역(45b)을 형성하기 위한 불순물 주입 공정을 P+이온을 70KeV의 에너지 4.0E13의 농도로 진행한다.
그리고 노말 TR과 HV-TR 모두의 영역에 고농도 불순물 영역을 형성하기 위한 공정을 As+이온을 80KeV의 에너지 5.0E15의 농도의 조건으로 진행한다.
이와 같은 조건으로 공정을 진행하였을 경우 HV-TR의 브레이크 다운 전압의 실측값은 16.0V이다.
도 5c는 본 발명의 제 3 실시예에 따른 HV-NMOS 소자의 공정 조건 및 구조 단면을 나타낸 것으로 세부 공정 조건은 다음과 같다.
P-웰 영역을 형성하기 위한 불순물 이온 주입 공정을 BF2+불순물을, 60KeV의 에너지 0.7E13의 농도로 진행한다.
그리고 노말 TR의 저농도 불순물 영역(45a)을 형성하기 위한 불순물 주입 공정을 P+불순물을 50 KeV의 에너지 2.0E13의 농도로 진행한다.
상기 노말 TR의 저농도 불순물 영역(45a)을 형성하기 위한 공정과 분리하여 HV-TR의 저농도 불순물 영역(45b)을 형성하기 위한 불순물 주입 공정을 P+이온을 70KeV의 에너지 3.0E13의 농도로 진행한다.
그리고 노말 TR과 HV-TR 모두의 영역에 고농도 불순물 영역을 형성하기 위한 공정을 As+이온을 80KeV의 에너지 5.0E15의 농도의 조건으로 진행한다.
이와 같은 조건으로 공정을 진행하였을 경우 HV-TR의 브레이크 다운 전압의 실측값은 16.3V이다.
도 5d는 본 발명의 제 4 실시예에 따른 HV-NMOS 소자의 공정 조건 및 구조 단면을 나타낸 것으로 세부 공정 조건은 다음과 같다.
P-웰 영역을 형성하기 위한 불순물 이온 주입 공정을 BF2+불순물을, 60KeV의 에너지 0.7E13의 농도로 진행한다.
그리고 노말 TR의 저농도 불순물 영역(45a)을 형성하기 위한 불순물 주입 공정을 P+불순물을 50 KeV의 에너지 2.0E13의 농도로 진행한다.
상기 노말 TR의 저농도 불순물 영역(45a)을 형성하기 위한 공정과 분리하여 HV-TR의 저농도 불순물 영역(45b)을 형성하기 위한 불순물 주입 공정을 P+이온을 70KeV의 에너지 2.0E13의 농도로 진행한다.
그리고 노말 TR과 HV-TR 모두의 영역에 고농도 불순물 영역을 형성하기 위한 공정을 As+이온을 80KeV의 에너지 5.0E15의 농도의 조건으로 진행한다.
이와 같은 조건으로 공정을 진행했을 경우 HV-TR의 브레이크 다운 전압의 실측값은 16.9V이다.
이와 같은 본 발명의 반도체 소자의 제조 공정은 노말 트랜지스터와 고전압트랜지스터를 분리하여 소오스/드레인 영역을 형성하여 다음과 같은 효과가 있다.
첫째, 노말 소자와 고전압 트랜지스터 각각의 요구 조건에 맞는 소자를 형성할 수 있으므로 OTP 소자등에서 소자의 특성을 향상시키는 효과가 있다.
둘째, HV-TR에서 요구되는 높은 브레이크 다운 전압 특성을 확보하는 효과가 있다.
셋째, 공정 마진을 높이고, EPROM 프로그램 전압(12.75V) 인가시에 전압 리플 현상에 의한 소자의 신뢰성 저하를 막는 효과가 있다.
넷째, HV-TR의 브레이크 다운 전압을 높일 수 있어 Vpp pin에서 발생하는 Metal Born out 현상을 해소할 수 있으므로 수율을 높이는 효과가 있다.

Claims (9)

  1. 반도체 기판에 P-웰 영역을 형성하고 소자들을 격리하기 위한 소자 격리층을 형성하는 공정과,
    상기 P-웰 영역에 노말 TR의 게이트 전극,HV-TR의 게이트 전극들을 형성하고 전면에 제 1 포토레지스트층을 형성하는 공정과,
    증착된 제 1 포토레지스트층을 선택적으로 패터닝하여 노말 트랜지스터 형성 영역만 노출되도록 하는 공정과,
    저농도의 불순물을 주입하여 노말 TR의 저농도 불순물 영역을 형성하고 제 1 포토레지스트층을 제거하고 전면에 다시 제 2 포토레지스트층을 형성하는 공정과,
    상기 제 2 포토레지스트층을 선택적으로 패터닝하여 고전압 트랜지스터가 형성될 부분만 노출되도록 패터닝하고 저농도의 불순물을 주입하여 HV-TR의 저농도 불순물 영역을 형성하는 공정과,
    상기 제 2 포토레지스트층을 제거하고 전면에 측벽 형성용 물질층을 증착하고 에치백 공정으로 각 게이트 전극의 측면에 게이트 측벽을 형성하는 공정과,
    노말 TR,HV-TR 두영역 모두에 고농도의 불순물을 주입하여 노말TR의 고농도 불순물 영역,HV-TR의 고농도 불순물 영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 저농도의 불순물을 주입하여 HV-TR의 저농도 불순물 영역을 형성하는 공정은 이온 주입 에너지를 노말TR의 저농도 불순물 영역의 형성시보다 높게하여 정션 깊이를 증가시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, P-웰 영역을 형성하기 위한 불순물 이온 주입 공정을 BF2+불순물을, 60KeV의 에너지 0.7E13의 농도로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 노말 TR의 저농도 불순물 영역을 형성하기 위한 불순물 주입 공정을 P+불순물을 50 KeV의 에너지 2.0E13의 농도로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서, HV-TR의 저농도 불순물 영역을 형성하기 위한 불순물 주입 공정을 P+이온을 50KeV의 에너지 4.0E13의 농도로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서, 노말 TR과 HV-TR 모두의 영역에 고농도 불순물 영역을 형성하기 위한 공정을 As+이온을 80KeV의 에너지 5.0E15의 농도의 조건으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서, 노말 TR의 저농도 불순물 영역의 형성 공정과 분리하여 HV-TR의 저농도 불순물 영역을 형성하기 위한 불순물 주입 공정을 P+이온을 70KeV의 에너지 4.0E13의 농도로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서, HV-TR의 저농도 불순물 영역을 형성하기 위한 불순물 주입 공정을 P+이온을 70KeV의 에너지 3.0E13의 농도로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항 또는 제 2 항에 있어서, HV-TR의 저농도 불순물 영역을 형성하기 위한 불순물 주입 공정을 P+이온을 70KeV의 에너지 2.0E13의 농도로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1019980019546A 1998-05-28 1998-05-28 반도체 소자의 제조 방법 KR100281118B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980019546A KR100281118B1 (ko) 1998-05-28 1998-05-28 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980019546A KR100281118B1 (ko) 1998-05-28 1998-05-28 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR19990086529A KR19990086529A (ko) 1999-12-15
KR100281118B1 true KR100281118B1 (ko) 2001-03-02

Family

ID=65900110

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980019546A KR100281118B1 (ko) 1998-05-28 1998-05-28 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100281118B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980018192A (ko) * 1996-08-01 1998-06-05 안자키 사토루 굴삭작업 차량의 서스펜션장치 및 그 제어방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980018192A (ko) * 1996-08-01 1998-06-05 안자키 사토루 굴삭작업 차량의 서스펜션장치 및 그 제어방법

Also Published As

Publication number Publication date
KR19990086529A (ko) 1999-12-15

Similar Documents

Publication Publication Date Title
DE102006015076B4 (de) Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung
KR100231717B1 (ko) 반도체장치 및 그의 제조방법
JPH07130868A (ja) 半導体装置及びその製造方法
US5946575A (en) Method for manufacturing low breakdown voltage MOS and high breakdown voltage MOS
KR100265774B1 (ko) 반도체 메모리장치의 트리플 웰의 제조방법
US5506159A (en) Method for manufacturing a semiconductor memory device
US5675168A (en) Unsymmetrical MOS device having a gate insulator area offset from the source and drain areas, and ESD protection circuit including such a MOS device
JP2007194562A (ja) 半導体装置及びその製造方法
KR100394758B1 (ko) 반도체 장치 및 그 제조 방법
KR100281118B1 (ko) 반도체 소자의 제조 방법
KR20030052237A (ko) 반도체장치의 제조방법
KR19990086534A (ko) 반도체 소자의 제조 방법
CN111584485B (zh) 半导体器件及其制作方法
CN114496925B (zh) 半导体结构及其制备方法
KR100359773B1 (ko) 반도체 소자 제조방법
KR0165305B1 (ko) 반도체 메모리장치 및 그 제조방법
KR100244262B1 (ko) 이에스디 보호회로의 제조방법
KR100298449B1 (ko) 반도체소자및그제조방법
KR100270956B1 (ko) 오픈 드레인 입출력단을 구비한 반도체 소자 및 그 제조방법
KR20040002139A (ko) 반도체 소자의 제조 방법
KR950005474B1 (ko) 저도핑 드레인구조를 가진 금속산화물 반도체 전계효과 트랜지스터(ldd mosfet) 제조방법
KR100261188B1 (ko) 반도체 소자의 제조 방법
KR0165381B1 (ko) 고전압용 모스 트랜지스터를 갖는 반도체장치의 제조방법
KR0131741B1 (ko) 반도체 기억장치 및 그 제조방법
KR900001063B1 (ko) 반도체 장치의 소자분리방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051021

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee