JPH0286166A - 多敷居値ゲートアレイ装置 - Google Patents
多敷居値ゲートアレイ装置Info
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- JPH0286166A JPH0286166A JP23756288A JP23756288A JPH0286166A JP H0286166 A JPH0286166 A JP H0286166A JP 23756288 A JP23756288 A JP 23756288A JP 23756288 A JP23756288 A JP 23756288A JP H0286166 A JPH0286166 A JP H0286166A
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- Japan
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- circuit
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- gate array
- array device
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- Pending
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- 239000004065 semiconductor Substances 0.000 claims abstract description 4
- 230000005669 field effect Effects 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 8
- 230000010355 oscillation Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明はデジタル回路のみならずアナログ回路等の特殊
回路も対象とした半導体集積回路のゲートアレイ装置の
構成に関する。
回路も対象とした半導体集積回路のゲートアレイ装置の
構成に関する。
［発明の概要］
本発明はゲートアレイ装置の中に同一極性でかつ異なる
敷居値電圧（以下スレッショルド電圧と略す）の絶縁ゲ
ート電界効果型トランジスタ（以下ＭＯ５ＦＥＴと略す
）を複数用意することにより、単純なデジタル回路のみ
ならずアナログ的回路も適用可能とするようにしたもの
である。
敷居値電圧（以下スレッショルド電圧と略す）の絶縁ゲ
ート電界効果型トランジスタ（以下ＭＯ５ＦＥＴと略す
）を複数用意することにより、単純なデジタル回路のみ
ならずアナログ的回路も適用可能とするようにしたもの
である。
〔従来の技術１
従来の相補型ＭＯ３のゲートアレイ装置はＰ型ＭＯＳＦ
ＥＴ、Ｎ型ＭＯＳＦＥＴに対し、ソレソれ単一のスレッ
ショルド電圧のＭＯＳＦＥＴ群によって構成されていた
。
ＥＴ、Ｎ型ＭＯＳＦＥＴに対し、ソレソれ単一のスレッ
ショルド電圧のＭＯＳＦＥＴ群によって構成されていた
。
［発明が解決しようとする課題］
従来のゲートアレイ装置はデジタル回路用には適してい
たが、アナログ回路を搭載しようとした場合には様々な
問題が生じた。例えばインバータ回路を増幅回路とする
発振回路を構成しようとした場合、最低動作電圧はデジ
タル回路は原理的にはＰチャネル、もしくはＮチャネル
ＭＯＳＦＥＴの片側のスレッショルド電圧分だけの電源
電圧があれば動作するが、発振回路の場合にはＰチャネ
ルＭＯＳ Ｆ ＥＴのスレッショルド電圧とＮチャネル
ＭＯＳＦＥＴのスレッショルド電圧の合計個分だけの電
源電圧がないと動作しない、したがって通常のゲートア
レイでは発振回路の動作電圧はデジタル回路よりかなり
高くなる。この発振回路の動作電圧を低くする為には全
体的にスレッショルド電圧を低くすれば良いが、すると
リーク電流が太き（なるという問題点があった。以上の
様な問題は発振回路のみならず、一般的にアナログ回路
では起りつる問題である。つまり従来のゲートアレイ装
置はデジタル回路のみを対象としていたのでアナログ回
路を搭載し難い構成となっていた。
たが、アナログ回路を搭載しようとした場合には様々な
問題が生じた。例えばインバータ回路を増幅回路とする
発振回路を構成しようとした場合、最低動作電圧はデジ
タル回路は原理的にはＰチャネル、もしくはＮチャネル
ＭＯＳＦＥＴの片側のスレッショルド電圧分だけの電源
電圧があれば動作するが、発振回路の場合にはＰチャネ
ルＭＯＳ Ｆ ＥＴのスレッショルド電圧とＮチャネル
ＭＯＳＦＥＴのスレッショルド電圧の合計個分だけの電
源電圧がないと動作しない、したがって通常のゲートア
レイでは発振回路の動作電圧はデジタル回路よりかなり
高くなる。この発振回路の動作電圧を低くする為には全
体的にスレッショルド電圧を低くすれば良いが、すると
リーク電流が太き（なるという問題点があった。以上の
様な問題は発振回路のみならず、一般的にアナログ回路
では起りつる問題である。つまり従来のゲートアレイ装
置はデジタル回路のみを対象としていたのでアナログ回
路を搭載し難い構成となっていた。
本発明は以上の問題点を解決すべく、簡単なアナログ回
路であれば搭載できるようなゲートアレイ装置を提供す
ることを目的とする。
路であれば搭載できるようなゲートアレイ装置を提供す
ることを目的とする。
〔課題を解決するための手段］
本発明の多敷居値ゲートアレイ装置は、ａ）半導体集積
回路のゲートアレイ装置において。
回路のゲートアレイ装置において。
ｂ）第１の極性の第１のスレッショルド電圧のＭＯＳＦ
ＥＴ群と、 Ｃ）第１の極性の第２のスレッショルド電圧のＭＯＳＦ
ＥＴ群と。
ＥＴ群と、 Ｃ）第１の極性の第２のスレッショルド電圧のＭＯＳＦ
ＥＴ群と。
ｄ）第２の極性の第３のスレッショルド電圧のＭＯＳＦ
ＥＴ群とを有することを特徴とする。
ＥＴ群とを有することを特徴とする。
［作 用１
本発明は前述したような複数レベルのスレッショルド電
圧のＭＯＳＦＥＴ群を持っているので、それぞれの用途
に応じたスレッショルド電圧のＭＯＳＦＥＴをアナログ
回路に使用できるので、アナログ回路を搭載したゲート
アレイ装置が実現する。
圧のＭＯＳＦＥＴ群を持っているので、それぞれの用途
に応じたスレッショルド電圧のＭＯＳＦＥＴをアナログ
回路に使用できるので、アナログ回路を搭載したゲート
アレイ装置が実現する。
［実 施 例］
第１図は本発明の第１の実施例のゲートアレイ装置の全
体の概要を示す構成図である。第１図においてｌＯが集
積回路のチップであり、１１が集積回路外部と内部の仲
介を果たす入出力回路群である。１２．１３は第２図に
示すようなベーシックセルが並ぶベーシックセル群であ
る。なお第２図において２１．２２はポリシリコンから
なるゲート電極、２３はＰ型の拡散領域、２４はＮ型の
拡散領域である。またゲート電極２１．２２とＰ型拡散
領域２３の重なった部分にＰ型ＭＯ３ＦＥ′ｒが出来、
またゲート電極２１．２２とＮ型拡散領域２４の重なっ
た部分にＮ型ＭＯＳＦＥＴが構成される。また第３図は
インバータ回路の構成例を示すもので、３１はＰ型ＭＯ
ＳＦＥＴ、３２はＮ型ＭＯＳＦＥＴであり、ＭＯＳＦＥ
Ｔ３１．３２のそれぞれのゲート電極はともに入力端子
３３に接続され、またそれぞれのドレイン電極はともに
出力端子３４に接続され、入力端子３３に入力した信号
を反転して出力端子３４に出力するインパーク回路を実
現している。
体の概要を示す構成図である。第１図においてｌＯが集
積回路のチップであり、１１が集積回路外部と内部の仲
介を果たす入出力回路群である。１２．１３は第２図に
示すようなベーシックセルが並ぶベーシックセル群であ
る。なお第２図において２１．２２はポリシリコンから
なるゲート電極、２３はＰ型の拡散領域、２４はＮ型の
拡散領域である。またゲート電極２１．２２とＰ型拡散
領域２３の重なった部分にＰ型ＭＯ３ＦＥ′ｒが出来、
またゲート電極２１．２２とＮ型拡散領域２４の重なっ
た部分にＮ型ＭＯＳＦＥＴが構成される。また第３図は
インバータ回路の構成例を示すもので、３１はＰ型ＭＯ
ＳＦＥＴ、３２はＮ型ＭＯＳＦＥＴであり、ＭＯＳＦＥ
Ｔ３１．３２のそれぞれのゲート電極はともに入力端子
３３に接続され、またそれぞれのドレイン電極はともに
出力端子３４に接続され、入力端子３３に入力した信号
を反転して出力端子３４に出力するインパーク回路を実
現している。
さて第１図の破線１２の内部のベーシックセル群のＰ型
ＭＯＳＦＥＴのスレッショルド電圧はデジタル回路とし
て通常のレベルであるが、破！Ｊｌ１３の内部のベーシ
ックセル群のＰ型ＭＯ５ＦＥＴのスレッショルド電圧よ
り低い（直としである。破線１３の内部のベーシックセ
ルな用いて第３図に示すような発振回路用インバータ回
路を構成し、発振回路の一部として用いれば、Ｐ型ＭＯ
５ＦＥＴのスレッショルド電圧が低いので、その分、発
振回路の発振電圧は低くなりデジタル回路の動作電圧に
近すき、集積回路全体としての動作電圧範囲は広がるこ
とになる。なおスレッショルド電圧が低い領域は比較的
狭い範囲であるので、第３図のようなスレッショルド電
圧の低い、つまりはリーク電流の存在するインバータ回
路を用いても集積回路全体としてのリーク電流は小さく
抑えられる。
ＭＯＳＦＥＴのスレッショルド電圧はデジタル回路とし
て通常のレベルであるが、破！Ｊｌ１３の内部のベーシ
ックセル群のＰ型ＭＯ５ＦＥＴのスレッショルド電圧よ
り低い（直としである。破線１３の内部のベーシックセ
ルな用いて第３図に示すような発振回路用インバータ回
路を構成し、発振回路の一部として用いれば、Ｐ型ＭＯ
５ＦＥＴのスレッショルド電圧が低いので、その分、発
振回路の発振電圧は低くなりデジタル回路の動作電圧に
近すき、集積回路全体としての動作電圧範囲は広がるこ
とになる。なおスレッショルド電圧が低い領域は比較的
狭い範囲であるので、第３図のようなスレッショルド電
圧の低い、つまりはリーク電流の存在するインバータ回
路を用いても集積回路全体としてのリーク電流は小さく
抑えられる。
さて以上の実施例において、第１図における破線１３で
示すスレッショルド電圧の低い領域は破線１２で示す通
常のスレッショルド電圧の領域に比較して一部の狭い領
域としたが、リーク電流等が問題のない範囲であれば、
その占める領域は本質的には関係なく、その占有率や形
状には制限はない。
示すスレッショルド電圧の低い領域は破線１２で示す通
常のスレッショルド電圧の領域に比較して一部の狭い領
域としたが、リーク電流等が問題のない範囲であれば、
その占める領域は本質的には関係なく、その占有率や形
状には制限はない。
また以上の実施例において同一極性のＭＯＳＦＥＴのス
レッショルド電圧の異なる領域を２領域としたが、３領
域以上であっても良い。
レッショルド電圧の異なる領域を２領域としたが、３領
域以上であっても良い。
また以上の実施例においてＰ型ＭＯＳＦＥＴのスレッシ
ョルド電圧が異なるものとしたが、Ｎ型ＭＯＳＦＥＴの
スレッショルド電圧が異なっていても良いし、またＰ、
Ｎ共であっても良い。
ョルド電圧が異なるものとしたが、Ｎ型ＭＯＳＦＥＴの
スレッショルド電圧が異なっていても良いし、またＰ、
Ｎ共であっても良い。
また以上の実施例においてスレッショルド電圧の異なる
破線１２の領域と破線１３の領域において第２図に示す
ような共通のベーシックセルを用いるとしたが、必ずし
も同一形状のベーシックセルを用いる必要はなく、破線
１３の領域のＭＯＳＦＥＴの形状と破線１２の領域のＭ
ＯＳＦＥＴの形状とは異なっていても良い。
破線１２の領域と破線１３の領域において第２図に示す
ような共通のベーシックセルを用いるとしたが、必ずし
も同一形状のベーシックセルを用いる必要はなく、破線
１３の領域のＭＯＳＦＥＴの形状と破線１２の領域のＭ
ＯＳＦＥＴの形状とは異なっていても良い。
また第４図に示す回路は別のアナログ回路の実施例を示
すものであり、Ｐ型ＭＯＳＦＥＴ４１．４２．４３とＮ
型ＭＯＳＦＥＴ４４．４５からなるコンパレータ回路で
ある。Ｐ型ＭＯ５ＦＥＴ４１はデプレション型であり、
ゲート電極はソース電極に接続され、定電流回路を構成
している。この第４図の回路からもわかるように第１の
実施例で示した発振回路のみならず、伯のアナログ回路
にも適用できる。また単にスレッショルド電圧が低いの
みならず、デプレション型のスレッショルド電圧のＭＯ
ＳＦＥＴにも適用できるものである。
すものであり、Ｐ型ＭＯＳＦＥＴ４１．４２．４３とＮ
型ＭＯＳＦＥＴ４４．４５からなるコンパレータ回路で
ある。Ｐ型ＭＯ５ＦＥＴ４１はデプレション型であり、
ゲート電極はソース電極に接続され、定電流回路を構成
している。この第４図の回路からもわかるように第１の
実施例で示した発振回路のみならず、伯のアナログ回路
にも適用できる。また単にスレッショルド電圧が低いの
みならず、デプレション型のスレッショルド電圧のＭＯ
ＳＦＥＴにも適用できるものである。
また以上の実施例はスレッショルド電圧の異なるＭＯＳ
ＦＥＴ群をアナログ回路に用いる例であったが、デジタ
ル回路でも低電圧動作、高速動作の為に低スレツシヨル
ド電圧のＭＯＳＦＥＴを用いることも出来る。
ＦＥＴ群をアナログ回路に用いる例であったが、デジタ
ル回路でも低電圧動作、高速動作の為に低スレツシヨル
ド電圧のＭＯＳＦＥＴを用いることも出来る。
［発明の効果］
以上１本発明によればゲートアレイ装置の中に異なるス
レッショルド電圧のＭ ＯＳ Ｆ ＩＥ Ｔが伴在する
ので、デジタル回路のみならず、アナログ回路も搭載可
能となり、アナログ、デジタル混載回路が短納期で安価
に得られるという効果がある。
レッショルド電圧のＭ ＯＳ Ｆ ＩＥ Ｔが伴在する
ので、デジタル回路のみならず、アナログ回路も搭載可
能となり、アナログ、デジタル混載回路が短納期で安価
に得られるという効果がある。
第１図はゲートアレイ装置の全体の概要を示す構成図、
第２図はベーシックセルのパターン概略図、第３図は発
振インバータの回路図、第４図はコンパレータ回路の回
路図である。 １１ ・ ｌ ２． ２１、 ２４ ・ ３１． ３２． ３３ ・ ４１ ・ ・・・・・・集積回路チップ ・・・・・・入出力回路群 １３・・・・ベーシックセル群 ２２・・・・ゲート電極 ・・・・・・Ｐ型の拡散領域 ・・・・・Ｎ型の拡散領域 ４２．４３・Ｐ型ＭＯ５ＦＥＴ ４４．４５・Ｎ型ＭＯＳ Ｆ ＥＴ ・・・・・・入力端子 ・・・・出力端子 ・・・・・デプレション型Ｐ型ＭＯ ＦＥＴ 以上
第２図はベーシックセルのパターン概略図、第３図は発
振インバータの回路図、第４図はコンパレータ回路の回
路図である。 １１ ・ ｌ ２． ２１、 ２４ ・ ３１． ３２． ３３ ・ ４１ ・ ・・・・・・集積回路チップ ・・・・・・入出力回路群 １３・・・・ベーシックセル群 ２２・・・・ゲート電極 ・・・・・・Ｐ型の拡散領域 ・・・・・Ｎ型の拡散領域 ４２．４３・Ｐ型ＭＯ５ＦＥＴ ４４．４５・Ｎ型ＭＯＳ Ｆ ＥＴ ・・・・・・入力端子 ・・・・出力端子 ・・・・・デプレション型Ｐ型ＭＯ ＦＥＴ 以上
Claims (1)
- （１）ａ）半導体集積回路のゲートアレイ装置において
、 ｂ）第１の極性の第１の敷居値電圧（以下 スレッショルド電圧と略す）の絶縁ゲート電界効果型ト
ランジスタ（以下ＭＯＳＦＥＴと略す）群と、 ｃ）第１の極性の第２のスレッショルド電 圧のＭＯＳＦＥＴ群と、 ｄ）第２の極性の第３のスレッショルド電 圧のＭＯＳＦＥＴ群とを有することを特徴とする多敷居
値ゲートアレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23756288A JPH0286166A (ja) | 1988-09-22 | 1988-09-22 | 多敷居値ゲートアレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23756288A JPH0286166A (ja) | 1988-09-22 | 1988-09-22 | 多敷居値ゲートアレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0286166A true JPH0286166A (ja) | 1990-03-27 |
Family
ID=17017154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23756288A Pending JPH0286166A (ja) | 1988-09-22 | 1988-09-22 | 多敷居値ゲートアレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0286166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311048A (en) * | 1990-08-21 | 1994-05-10 | Hitachi, Ltd. | Semiconductor integrated circuit device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52142974A (en) * | 1976-05-24 | 1977-11-29 | Hitachi Ltd | Semiconductor device |
| JPS58122771A (ja) * | 1982-01-14 | 1983-07-21 | Nec Corp | 半導体集積回路装置 |
-
1988
- 1988-09-22 JP JP23756288A patent/JPH0286166A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52142974A (en) * | 1976-05-24 | 1977-11-29 | Hitachi Ltd | Semiconductor device |
| JPS58122771A (ja) * | 1982-01-14 | 1983-07-21 | Nec Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311048A (en) * | 1990-08-21 | 1994-05-10 | Hitachi, Ltd. | Semiconductor integrated circuit device |
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