JP2794724B2 - ゲートアレイ装置 - Google Patents
ゲートアレイ装置Info
- Publication number
- JP2794724B2 JP2794724B2 JP63241626A JP24162688A JP2794724B2 JP 2794724 B2 JP2794724 B2 JP 2794724B2 JP 63241626 A JP63241626 A JP 63241626A JP 24162688 A JP24162688 A JP 24162688A JP 2794724 B2 JP2794724 B2 JP 2794724B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- input
- gate array
- array device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路のゲートアレイ装置に関す
る。
る。
従来のゲートアレイ装置はすべて単一電源で動作する
ように構成されていた。
ように構成されていた。
さて前述したように従来のゲートアレイ装置は単一電
源で動作するように構成されているので電源系の異なる
他の装置の信号を受ける場合には過大な電流が流れた
り、正常に動作しなかったりした。また電源系の異なる
他の装置を駆動する場合には必要な電圧の信号を作り出
せないという問題点があった。
源で動作するように構成されているので電源系の異なる
他の装置の信号を受ける場合には過大な電流が流れた
り、正常に動作しなかったりした。また電源系の異なる
他の装置を駆動する場合には必要な電圧の信号を作り出
せないという問題点があった。
そこで本発明はこのような問題点を解決するもので、
その目的とするところは異なる電源系の装置との間の信
号のやりとりも出来るゲートアレイ装置を提供すること
にある。
その目的とするところは異なる電源系の装置との間の信
号のやりとりも出来るゲートアレイ装置を提供すること
にある。
本発明のゲートアレイ装置は、入出力回路群と、配線
層により回路可変であるベーシックセル群から成る半導
体集積回路のゲートアレイ装置において、前記入出力回
路群を構成するそれぞれの入出力回路が、第１の極性の
第１の電位を持つ第１電源配線と、第２の極性の第２の
電位を持つ第２電源配線と、第２の極性の第３の電位を
持つ第３電源配線と、前記第１電源配線と前記第２電源
配線とを電源とする前記ベーシックセル群からの出力信
号を前記第１電源配線と前記第３電源配線とを電源とす
る回路に合致する出力信号レベルに変換する第１のレベ
ルシフト回路と、前記第１電源配線と前記第３電源配線
とを電源とする回路からの入力信号を前記第１電源配線
と前記第２電源配線とを電源とする前記ベーシックセル
群に合致する入力信号レベルに変換する第２のレベルシ
フト回路とを備えることを特徴とする。
層により回路可変であるベーシックセル群から成る半導
体集積回路のゲートアレイ装置において、前記入出力回
路群を構成するそれぞれの入出力回路が、第１の極性の
第１の電位を持つ第１電源配線と、第２の極性の第２の
電位を持つ第２電源配線と、第２の極性の第３の電位を
持つ第３電源配線と、前記第１電源配線と前記第２電源
配線とを電源とする前記ベーシックセル群からの出力信
号を前記第１電源配線と前記第３電源配線とを電源とす
る回路に合致する出力信号レベルに変換する第１のレベ
ルシフト回路と、前記第１電源配線と前記第３電源配線
とを電源とする回路からの入力信号を前記第１電源配線
と前記第２電源配線とを電源とする前記ベーシックセル
群に合致する入力信号レベルに変換する第２のレベルシ
フト回路とを備えることを特徴とする。
本発明の上記の構成によればレベルシフト回路を内蔵
し、かつ第３の電位を持つ第３電源配線を有しているの
で異なる電源系の装置の信号を受けることも出来るし、
また駆動に必要な信号を出力することも出来る。
し、かつ第３の電位を持つ第３電源配線を有しているの
で異なる電源系の装置の信号を受けることも出来るし、
また駆動に必要な信号を出力することも出来る。
第１図は本発明、及び一般的なゲートアレイ装置の全
体の概要を示す構成図を示すものである。第１図におい
て、11は入出力回路群、12は配線層の変更により様々な
回路となるベーシックセル群である。なお本発明の場
合、レベルシフト回路は入出力回路群11の中に含まれて
いる。
体の概要を示す構成図を示すものである。第１図におい
て、11は入出力回路群、12は配線層の変更により様々な
回路となるベーシックセル群である。なお本発明の場
合、レベルシフト回路は入出力回路群11の中に含まれて
いる。
第２図はゲートアレイ装置外部の電源系の電位がE1、
ゲートアレイ装置のベーシックセル群から構成される内
部回路の電源系の電位がE2と異なり、かつE1＜E2の場合
の入力回路の構成を示すものである。第２図において一
点鎖線21はゲートアレイ装置の外部と内部の境界を示
し、二点鎖線22はゲートアレイ装置の中の入出力回路群
とベーシックセル群との境界を示している。23はレベル
シフト回路であり、具体的回路例として第４図の回路を
示す。第４図において41はインバータ回路、42、43、4
4、45は絶縁ゲート電界効果型トランジスタ（以下MOSFE
Tと略す）であり、42、43はＰ型MOSFET、44、45はＮ型M
OSFETである。Ｐ型MOSFET42、43のソース電極は共にE2
の電源電位に接続され、Ｎ型MOSFET44、45のソース電極
は共に０の電源電位に接続されている。MOSFET42、44の
ドレイン電極は互いに接続され、かつＰ型MOSFET43のゲ
ート電極に接続され、かつ反転出力端子48となってい
る。MOSFET43、45のドレイン電極は互いに接続され、か
つＰ型MOSFET42のゲート電極に接続され、かつ出力端子
47となっている。入力信号46はインバータ回路41の入力
端子とＮ型MOSFET44のゲート電極に接続され、インバー
タ回路41の出力端子はＮ型MOSFET45のゲート電極に接続
されている。破線49の左側の回路はE1の電源系であり、
右側の回路はE2の電源系である。入力信号46はE1の電源
系の信号であるが、Ｐ型MOSFET42、43のソース電極はE2
の電位であり、かつゲート電極もE2の電位で制御される
ので定常的には貫通電流もなく、出力端子47にはE2の電
源系の信号が得られる。なお反転出力端子48には出力端
子47の反転信号が得られる。
ゲートアレイ装置のベーシックセル群から構成される内
部回路の電源系の電位がE2と異なり、かつE1＜E2の場合
の入力回路の構成を示すものである。第２図において一
点鎖線21はゲートアレイ装置の外部と内部の境界を示
し、二点鎖線22はゲートアレイ装置の中の入出力回路群
とベーシックセル群との境界を示している。23はレベル
シフト回路であり、具体的回路例として第４図の回路を
示す。第４図において41はインバータ回路、42、43、4
4、45は絶縁ゲート電界効果型トランジスタ（以下MOSFE
Tと略す）であり、42、43はＰ型MOSFET、44、45はＮ型M
OSFETである。Ｐ型MOSFET42、43のソース電極は共にE2
の電源電位に接続され、Ｎ型MOSFET44、45のソース電極
は共に０の電源電位に接続されている。MOSFET42、44の
ドレイン電極は互いに接続され、かつＰ型MOSFET43のゲ
ート電極に接続され、かつ反転出力端子48となってい
る。MOSFET43、45のドレイン電極は互いに接続され、か
つＰ型MOSFET42のゲート電極に接続され、かつ出力端子
47となっている。入力信号46はインバータ回路41の入力
端子とＮ型MOSFET44のゲート電極に接続され、インバー
タ回路41の出力端子はＮ型MOSFET45のゲート電極に接続
されている。破線49の左側の回路はE1の電源系であり、
右側の回路はE2の電源系である。入力信号46はE1の電源
系の信号であるが、Ｐ型MOSFET42、43のソース電極はE2
の電位であり、かつゲート電極もE2の電位で制御される
ので定常的には貫通電流もなく、出力端子47にはE2の電
源系の信号が得られる。なお反転出力端子48には出力端
子47の反転信号が得られる。
さて第２図において24はＰ型MOSFET、25はＮ型MOSFET
である。Ｐ型MOSFET24のソース電極はE2の電源電位に接
続され、Ｎ型MOSFET25のソース電極は０の電源電位に接
続されている。MOSFET24、25のそれぞれのゲート電極は
互いに接続され、入力端子27となり、またそれぞれのド
レイン電極は互いに接続され、出力端子28となってい
る。そしてMOSFET24、25によってインバータ回路が構成
されている。
である。Ｐ型MOSFET24のソース電極はE2の電源電位に接
続され、Ｎ型MOSFET25のソース電極は０の電源電位に接
続されている。MOSFET24、25のそれぞれのゲート電極は
互いに接続され、入力端子27となり、またそれぞれのド
レイン電極は互いに接続され、出力端子28となってい
る。そしてMOSFET24、25によってインバータ回路が構成
されている。
さてゲートアレイ装置の外部より入ってくる入力信号
用の入力端子26はレベルシフト回路の入力端子46に接続
され、レベルシフト回路の出力端子47はMOSFET24、25か
らなるインバータ回路の入力端子27に接続され、MOSFET
24、25からなるインバータ回路の出力端子28はベーシッ
クセル群へと入力している。このとき入力信号26はE1の
電源系の信号であったがレベルシフト回路23を経てE2の
電源系の信号に変換され、E2の電源系のインバータ回路
を経て、E2の電源系で動作するベーシックセル群を持つ
ゲートアレイ装置の回路を支障なく動作させることが出
来ることがわかった。なお一点鎖線21と二点鎖線22の間
にある入力回路においてはE1の電源とE2の電源が共に存
在する。また前述した例では入力信号26と出力信号28は
反転した関係になっているが、レベルシフト回路におい
て出力端子47の代りに反転出力端子48を用いれば、入力
信号26と出力信号28は同位相になる。
用の入力端子26はレベルシフト回路の入力端子46に接続
され、レベルシフト回路の出力端子47はMOSFET24、25か
らなるインバータ回路の入力端子27に接続され、MOSFET
24、25からなるインバータ回路の出力端子28はベーシッ
クセル群へと入力している。このとき入力信号26はE1の
電源系の信号であったがレベルシフト回路23を経てE2の
電源系の信号に変換され、E2の電源系のインバータ回路
を経て、E2の電源系で動作するベーシックセル群を持つ
ゲートアレイ装置の回路を支障なく動作させることが出
来ることがわかった。なお一点鎖線21と二点鎖線22の間
にある入力回路においてはE1の電源とE2の電源が共に存
在する。また前述した例では入力信号26と出力信号28は
反転した関係になっているが、レベルシフト回路におい
て出力端子47の代りに反転出力端子48を用いれば、入力
信号26と出力信号28は同位相になる。
第３図はゲートアレイ装置外部の電源系の電位がE2、
ゲートアレイ装置のベーシックセル群から構成される内
部回路の電源系の電位がE1と異なり、かつE1＜E2の場合
の出力回路の構成を示すものである。第３図において一
点鎖線31はゲートアレイ装置の外部と内部の境界を示
し、二点鎖線32はゲートアレイ装置の中の入出力回路群
とベーシックセル群との境界を示している。33はレベル
シフト回路であり、E1の電源系の信号をE2の電源系の信
号に変換する。34はＰ型MOSFETであり、ソース電極はE2
の電源電位に接続されている。35はＮ型MOSFETであり、
ソース電極は０の電源電位に接続されている。MOSFET34
と35によってインバータ回路が構成されている。ベーシ
ックセル群によって構成されたゲートアレイ装置の中の
回路から出た信号38はレベルシフト回路33の入力端子46
に接続され、レベルシフト回路33の出力端子47はインバ
ータ回路の入力端子37に接続され、インバータ回路の出
力端子36はゲートアレイ装置の外部に出力される。以上
によってE1の電源系のゲートアレイ装置内部の信号がゲ
ートアレイ装置の出力部ではE2の電源系の信号に変換さ
れ、E2の電源系の他の装置を駆動することが出来る。
ゲートアレイ装置のベーシックセル群から構成される内
部回路の電源系の電位がE1と異なり、かつE1＜E2の場合
の出力回路の構成を示すものである。第３図において一
点鎖線31はゲートアレイ装置の外部と内部の境界を示
し、二点鎖線32はゲートアレイ装置の中の入出力回路群
とベーシックセル群との境界を示している。33はレベル
シフト回路であり、E1の電源系の信号をE2の電源系の信
号に変換する。34はＰ型MOSFETであり、ソース電極はE2
の電源電位に接続されている。35はＮ型MOSFETであり、
ソース電極は０の電源電位に接続されている。MOSFET34
と35によってインバータ回路が構成されている。ベーシ
ックセル群によって構成されたゲートアレイ装置の中の
回路から出た信号38はレベルシフト回路33の入力端子46
に接続され、レベルシフト回路33の出力端子47はインバ
ータ回路の入力端子37に接続され、インバータ回路の出
力端子36はゲートアレイ装置の外部に出力される。以上
によってE1の電源系のゲートアレイ装置内部の信号がゲ
ートアレイ装置の出力部ではE2の電源系の信号に変換さ
れ、E2の電源系の他の装置を駆動することが出来る。
以上の例においてレベルシフト回路は第４図の回路で
説明したが、それに限らず第５図のような他の回路でも
良い。なお第５図において50、51、52、53はＰ型MOSFE
T、54、55はＮ型MOSFETである。Ｐ型MOSFET52、53のそ
れぞれのソース電極は共にE2の電源電位に接続され、Ｎ
型MOSFET54、55のそれぞれのソース電極は共に０の電源
電位に接続されている。56は入力端子、57は出力端子で
あり、58はインバータ回路である。破線59の左側の回路
はE1の電源系であり、右側の回路はE2の電源系である。
以上の第５図の回路は第４図の回路にMOSFET50、51が付
加され性能を向上されたものである。
説明したが、それに限らず第５図のような他の回路でも
良い。なお第５図において50、51、52、53はＰ型MOSFE
T、54、55はＮ型MOSFETである。Ｐ型MOSFET52、53のそ
れぞれのソース電極は共にE2の電源電位に接続され、Ｎ
型MOSFET54、55のそれぞれのソース電極は共に０の電源
電位に接続されている。56は入力端子、57は出力端子で
あり、58はインバータ回路である。破線59の左側の回路
はE1の電源系であり、右側の回路はE2の電源系である。
以上の第５図の回路は第４図の回路にMOSFET50、51が付
加され性能を向上されたものである。
また以上の例においては異なる電源系は正極側で説明
したが、負極側でも同様のことが云える。
したが、負極側でも同様のことが云える。
以上述べたように本発明によれば異なる電源系との信
号のやりとりが出来るゲートアレイ装置を提供できると
いう効果がある。
号のやりとりが出来るゲートアレイ装置を提供できると
いう効果がある。
またレベルシフト回路を入出力回路に含ませているの
でゲートアレイの特長を失わず、汎用性、短納期という
長所を広範な回路に応用、適用できるという効果があ
る。
でゲートアレイの特長を失わず、汎用性、短納期という
長所を広範な回路に応用、適用できるという効果があ
る。
第１図はゲートアレイ装置の概要を示す構成図、第２図
は入力回路図、第３図は出力回路図、第４、第５図はレ
ベルシフト回路図である。 11……入出力回路群 12……ベーシックセル群 21、31……ゲートアレイ装置の外部と内部の境界線 22、32……入出力回路群とベーシックセル群の境界線 23、33……レベルシフト回路 24、34、42、43、50、51、52、53……Ｐ型MOSFET 25、35、44、45、54、55……Ｎ型MOSFET 41、58……インバータ回路 47、57……出力端子 48……反転出力端子
は入力回路図、第３図は出力回路図、第４、第５図はレ
ベルシフト回路図である。 11……入出力回路群 12……ベーシックセル群 21、31……ゲートアレイ装置の外部と内部の境界線 22、32……入出力回路群とベーシックセル群の境界線 23、33……レベルシフト回路 24、34、42、43、50、51、52、53……Ｐ型MOSFET 25、35、44、45、54、55……Ｎ型MOSFET 41、58……インバータ回路 47、57……出力端子 48……反転出力端子
Claims (1)
- 【請求項１】入出力回路群と、配線層により回路可変で
あるベーシックセル群から成る半導体集積回路のゲート
アレイ装置において、 前記入出力回路群を構成するそれぞれの入出力回路が、 第１の極性の第１の電位を持つ第１電源配線と、第２の
極性の第２の電位を持つ第２電源配線と、第２の極性の
第３の電位を持つ第３電源配線と、 前記第１電源配線と前記第２電源配線とを電源とする前
記ベーシックセル群からの出力信号を前記第１電源配線
と前記第３電源配線とを電源とする回路に合致する出力
信号レベルに変換する第１のレベルシフト回路と、 前記第１電源配線と前記第３電源配線とを電源とする回
路からの入力信号を前記第１電源配線と前記第２電源配
線とを電源とする前記ベーシックセル群に合致する入力
信号レベルに変換する第２のレベルシフト回路とを備え
ることを特徴とするゲートアレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241626A JP2794724B2 (ja) | 1988-09-27 | 1988-09-27 | ゲートアレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241626A JP2794724B2 (ja) | 1988-09-27 | 1988-09-27 | ゲートアレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0289345A JPH0289345A (ja) | 1990-03-29 |
| JP2794724B2 true JP2794724B2 (ja) | 1998-09-10 |
Family
ID=17077120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241626A Expired - Lifetime JP2794724B2 (ja) | 1988-09-27 | 1988-09-27 | ゲートアレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2794724B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2917626B2 (ja) * | 1991-11-20 | 1999-07-12 | 日本電気株式会社 | 半導体集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177219A (ja) * | 1988-01-07 | 1989-07-13 | Fujitsu Ltd | マスタ・スライス型半導体集積回路装置 |
| JPH0284815A (ja) * | 1988-09-20 | 1990-03-26 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-09-27 JP JP63241626A patent/JP2794724B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0289345A (ja) | 1990-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090626 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090626 Year of fee payment: 11 |