JPH01177219A - マスタ・スライス型半導体集積回路装置 - Google Patents
マスタ・スライス型半導体集積回路装置Info
- Publication number
- JPH01177219A JPH01177219A JP63000744A JP74488A JPH01177219A JP H01177219 A JPH01177219 A JP H01177219A JP 63000744 A JP63000744 A JP 63000744A JP 74488 A JP74488 A JP 74488A JP H01177219 A JPH01177219 A JP H01177219A
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- JP
- Japan
- Prior art keywords
- internal circuit
- level shifter
- level
- integrated circuit
- master
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
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- Logic Circuits (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
多様な態様で動作させることができるマスタ・スライス
型半導体集積回路装置に関し、マスタ・スライス型集積
回路装置内で論理動作のレベルを成る程度自由に選択で
きるようにして、処理スピードを向上したり、或いは、
消費電力を低減させることが可能であるようにすること
を目的とし、 入力部と内部回路との間及び内部回路と出力部との間に
それぞれ介挿されたレベル・シフタと、該入力部と内部
回路と出力部とにレベルを異にする電圧を供給する為に
接続されている複数の電源線とを備えてなるよう構成す
る。
型半導体集積回路装置に関し、マスタ・スライス型集積
回路装置内で論理動作のレベルを成る程度自由に選択で
きるようにして、処理スピードを向上したり、或いは、
消費電力を低減させることが可能であるようにすること
を目的とし、 入力部と内部回路との間及び内部回路と出力部との間に
それぞれ介挿されたレベル・シフタと、該入力部と内部
回路と出力部とにレベルを異にする電圧を供給する為に
接続されている複数の電源線とを備えてなるよう構成す
る。
本発明は、多様な態様で動作させることができるマスタ
・スライス型半導体集積回路装置に関する。
・スライス型半導体集積回路装置に関する。
第４図は従来のマスタ・スライス型半導体集積回路装置
について説明する為の要部ブロック図を表している。
について説明する為の要部ブロック図を表している。
図に於いて、１は外部入力端子、２は入力側レベル・シ
フタ、３はマスタ・スライス型集積回路装置、３Ａは入
力部、３Ｂは内部回路、３Ｃは出力部、４は出力側レベ
ル・シフタ、５は外部出力端子、Ａは電源をそれぞれ示
している。
フタ、３はマスタ・スライス型集積回路装置、３Ａは入
力部、３Ｂは内部回路、３Ｃは出力部、４は出力側レベ
ル・シフタ、５は外部出力端子、Ａは電源をそれぞれ示
している。
本従来例に於いては、単一電源を用いていることから、
マスタ・スライス型集積回路装置３に於ける入力部３Ａ
或いは出力部３Ｃと内部回路３Ｂとは論理動作のレベル
を別個に設定することは不可能であることから、図示の
ように、入力側レベル・シフタ２及び出力側レベル・シ
フタ４を配置して対処している。
マスタ・スライス型集積回路装置３に於ける入力部３Ａ
或いは出力部３Ｃと内部回路３Ｂとは論理動作のレベル
を別個に設定することは不可能であることから、図示の
ように、入力側レベル・シフタ２及び出力側レベル・シ
フタ４を配置して対処している。
第４図に見られる従来例に於いては、入力側レベル・シ
フタ２及び出力側レベル・シフタ４を別設する必要があ
り、しかも、その論理動作のレベルは固定的であって、
自由に選択することはできない。
フタ２及び出力側レベル・シフタ４を別設する必要があ
り、しかも、その論理動作のレベルは固定的であって、
自由に選択することはできない。
本発明は、マスタ・スライス型集積回路装置内で論理動
作のレベルを成る程度自由に選択できるようにして、処
理スピードを向上したり、或いは、消費電力を低減させ
ることが可能であるようにする。
作のレベルを成る程度自由に選択できるようにして、処
理スピードを向上したり、或いは、消費電力を低減させ
ることが可能であるようにする。
本発明に依るマスタ・スライス型集積回路装置に於いて
は、入力部と内部回路との間及び内部回路と出力部との
間にそれぞれ介挿されたレベル・シフタと、該入力部と
内部回路と出力部とにレベルを異にする電圧を供給する
為に接続されている複数の電源線とを備えている。
は、入力部と内部回路との間及び内部回路と出力部との
間にそれぞれ介挿されたレベル・シフタと、該入力部と
内部回路と出力部とにレベルを異にする電圧を供給する
為に接続されている複数の電源線とを備えている。
前記手段を採ることに依り、外部にレベル・シフタを設
けることなく、マスタ・スライス型集積回路装置内に於
いて、入力部及び出力部と内部回路との論理動作のレベ
ルを可なり自由に選択設定することが可能となり、処理
スピードを向上させたり、或いは、消費電力を低減させ
たりすることができる。
けることなく、マスタ・スライス型集積回路装置内に於
いて、入力部及び出力部と内部回路との論理動作のレベ
ルを可なり自由に選択設定することが可能となり、処理
スピードを向上させたり、或いは、消費電力を低減させ
たりすることができる。
第１図は本発明に依るマスタ・スライス型半導体集積回
路装置の一実施例について説明する為の要部ブロック図
を表し、第４図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
路装置の一実施例について説明する為の要部ブロック図
を表し、第４図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
本実施例が第４図に見られる従来例と相違する点は、入
力部３Ａと内部回路３Ｂの間には入力側レベル・シフタ
３Ｄが、内部回路３Ｂと出力部３Ｃの間には出力側レベ
ル・シフタ３Ｅがそれぞれ介挿され、また、電源線とし
て電源Ａからの電力を供給するＬＡの外に、電源Ｂ及び
Ｃからの電力を供給する為のＬＢ及びＬＣが設けられて
いることであり、そして、この電源Ｂ及びＣは設定電圧
が相違することは勿論である。
力部３Ａと内部回路３Ｂの間には入力側レベル・シフタ
３Ｄが、内部回路３Ｂと出力部３Ｃの間には出力側レベ
ル・シフタ３Ｅがそれぞれ介挿され、また、電源線とし
て電源Ａからの電力を供給するＬＡの外に、電源Ｂ及び
Ｃからの電力を供給する為のＬＢ及びＬＣが設けられて
いることであり、そして、この電源Ｂ及びＣは設定電圧
が相違することは勿論である。
第２図はｎ型半導体基板上に形成したレベル・シフタを
例示する要部回路図であり、第１図及び第４図に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
例示する要部回路図であり、第１図及び第４図に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
図に於いて、ＣＮは入力端、ＩＮはｐチャネル・トラン
ジスタＱｐＩ並びにｎチャネル・トランジスタＱｎ、で
構成されたレベル・シフタの入力側回路、ＯＵＴはｐチ
ャネル・トランジスタＱｐ２及びＱ９３、ｎチャネル・
トランジスタＱ、１２及びＱ７３で構成されたレベル・
シフタの出力側回路、ＴＩは電源Ａが接続される端子、
Ｔ２は電源Ｂ或いはＣが接続される端子、Ｔ３Ａ及びＴ
３Ｂは電源Ｃ或いはＢが接続される端子、ｏｕｔｌ及び
０ｕｔ２は出力端をそれぞれ示している。
ジスタＱｐＩ並びにｎチャネル・トランジスタＱｎ、で
構成されたレベル・シフタの入力側回路、ＯＵＴはｐチ
ャネル・トランジスタＱｐ２及びＱ９３、ｎチャネル・
トランジスタＱ、１２及びＱ７３で構成されたレベル・
シフタの出力側回路、ＴＩは電源Ａが接続される端子、
Ｔ２は電源Ｂ或いはＣが接続される端子、Ｔ３Ａ及びＴ
３Ｂは電源Ｃ或いはＢが接続される端子、ｏｕｔｌ及び
０ｕｔ２は出力端をそれぞれ示している。
このレベル・シフタでは、ｏｕｔ ｌからは正論理出力
が、また、ｏｕｔ ’ｌからは負論理出力がそれぞれ送
出されるものである。
が、また、ｏｕｔ ’ｌからは負論理出力がそれぞれ送
出されるものである。
第３図はｎ型半導体基板上に形成したレベル・シフタを
例示する要部回路図であり、第１図、第２図、第４図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。
例示する要部回路図であり、第１図、第２図、第４図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。
図に於いて、Ｑ １１４１ Ｑ ｐ ｓ ＋ Ｑ
ｐ ｂはｐチャネル・トランジスタ、Ｑ、１４．Ｑ、１
５ Ｑ、１６はｎチャネル・トランジスタをそれぞれ示
している。
ｐ ｂはｐチャネル・トランジスタ、Ｑ、１４．Ｑ、１
５ Ｑ、１６はｎチャネル・トランジスタをそれぞれ示
している。
このレベル・シフタでは、ｏｕｔｌからは負論理出力が
、また、ｏｕｔ２からは正論理出力がそれぞれ送出され
るものである。
、また、ｏｕｔ２からは正論理出力がそれぞれ送出され
るものである。
このようなレベル・シフタを組み入れた第１図のマスタ
・スライス型半導体集積回路装置では、入力部３Ａ及び
出力部３Ｃを例えば３〔Ｖ〕の低電圧で駆動し、そして
、内部回路３Ｂを例えば５（Ｖ）の高電圧を駆動すると
処理スピードは向上する。また、反対に、入力部３Ａ及
び出力部３Ｃを高電圧で、また、内部回路３Ｂを低電圧
でそれぞれ駆動すると処理スピードは遅いが消費電力が
少なくなる。
・スライス型半導体集積回路装置では、入力部３Ａ及び
出力部３Ｃを例えば３〔Ｖ〕の低電圧で駆動し、そして
、内部回路３Ｂを例えば５（Ｖ）の高電圧を駆動すると
処理スピードは向上する。また、反対に、入力部３Ａ及
び出力部３Ｃを高電圧で、また、内部回路３Ｂを低電圧
でそれぞれ駆動すると処理スピードは遅いが消費電力が
少なくなる。
この外、電源Ａ、Ｂ、Ｃの値を変えたり、そして、その
組み合わせを選択することで、多様な動作態様に対応可
能になる。
組み合わせを選択することで、多様な動作態様に対応可
能になる。
本発明に依るマスタ・スライス型半導体集積回路装置に
於いては、入力部と内部回路との間及び内部回路と出力
部との間にそれぞれ介挿されたレベル・シフタと、該入
力部と内部回路と出力部とにレベルを異にする電圧を供
給する為に接続されている複数の電源線とを備えている
。
於いては、入力部と内部回路との間及び内部回路と出力
部との間にそれぞれ介挿されたレベル・シフタと、該入
力部と内部回路と出力部とにレベルを異にする電圧を供
給する為に接続されている複数の電源線とを備えている
。
このような構成を採ることに依り、外部にレベル・シフ
タを設けることなく、マスタ・スライス型集積回路装置
内に於いて、入力部及び出力部と内部回路との論理動作
のレベルを可なり自由に選択設定することが可能となり
、処理スピードを向上させたり、或いは、消費電力を低
減させたりすることができる。
タを設けることなく、マスタ・スライス型集積回路装置
内に於いて、入力部及び出力部と内部回路との論理動作
のレベルを可なり自由に選択設定することが可能となり
、処理スピードを向上させたり、或いは、消費電力を低
減させたりすることができる。
第１図は本発明一実施例の要部ブロック図、第２図及び
第３図はレベル・シフタの要部回路図、第４図は従来例
の要部ブロック図をそれぞれ示している。 図に於いて、１は外部入力端子、２は入力側レベル・シ
フタ、３はマスタ・スライス型集積回路装置、３Ａは入
力部゛、３Ｂは内部回路、３Ｃは出力部、３Ｄは入力側
レベル・シフタ、３Ｅは出力側レベル・シフタ、４は出
力側レベル・シフタ、５は外部出力端子、Ａ、Ｂ、Ｃは
電源、ＬＡ、 ＬＢ、ＬＣは電Ｈ線をそれぞれ示して
いる。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 本弁明一実７１１！ｌｉ例の要部フロック図第１図 レベル シフタの要部回路図 第２図 レベル シフタの要部回路図 第３図
第３図はレベル・シフタの要部回路図、第４図は従来例
の要部ブロック図をそれぞれ示している。 図に於いて、１は外部入力端子、２は入力側レベル・シ
フタ、３はマスタ・スライス型集積回路装置、３Ａは入
力部゛、３Ｂは内部回路、３Ｃは出力部、３Ｄは入力側
レベル・シフタ、３Ｅは出力側レベル・シフタ、４は出
力側レベル・シフタ、５は外部出力端子、Ａ、Ｂ、Ｃは
電源、ＬＡ、 ＬＢ、ＬＣは電Ｈ線をそれぞれ示して
いる。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 本弁明一実７１１！ｌｉ例の要部フロック図第１図 レベル シフタの要部回路図 第２図 レベル シフタの要部回路図 第３図
Claims (1)
- 【特許請求の範囲】 入力部と内部回路との間及び内部回路と出力部との間
にそれぞれ介挿されたレベル・シフタと、該入力部と内
部回路と出力部とにレベルを異にする電圧を供給する為
に接続されている複数の電源線と を備えてなることを特徴とするマスタ・スライス型半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63000744A JPH01177219A (ja) | 1988-01-07 | 1988-01-07 | マスタ・スライス型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63000744A JPH01177219A (ja) | 1988-01-07 | 1988-01-07 | マスタ・スライス型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01177219A true JPH01177219A (ja) | 1989-07-13 |
Family
ID=11482210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63000744A Pending JPH01177219A (ja) | 1988-01-07 | 1988-01-07 | マスタ・スライス型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01177219A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289345A (ja) * | 1988-09-27 | 1990-03-29 | Seiko Epson Corp | ゲートアレイ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595748A (ja) * | 1982-07-02 | 1984-01-12 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-01-07 JP JP63000744A patent/JPH01177219A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595748A (ja) * | 1982-07-02 | 1984-01-12 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289345A (ja) * | 1988-09-27 | 1990-03-29 | Seiko Epson Corp | ゲートアレイ装置 |
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