KR960007668Y1

KR960007668Y1 - 논리곱 부정회로

Info

Publication number: KR960007668Y1
Application number: KR2019930011697U
Authority: KR
Inventors: 안정훈
Original assignee: 대우전자 주식회사; 배순훈
Priority date: 1993-06-30
Filing date: 1993-06-30
Publication date: 1996-09-06
Also published as: KR950002374U

Abstract

요약없음

Description

논리곱 부정회로

제1도는 종래 논리곱 부정 연산을 나타낸 회로도

제2도는 본 고안 논리곱 부정 연산을 나타낸 회로도

* 도면의 주요부분에 대한 부호의 설명

FET3~FET7, Q2 : 트랜지스터

본 고안은 논리 회로에 관한 것으로서, 더욱 상세하게는 논리곱 부정(NAND)회로에 관한 것이다.

논리곱 부정 회로를 구성하는 종래 기술이 제1도에 도시되어 있다. 도시된 바와 같이 각 입력 신호(A, B)에 따라 구동하는 전계 효과 트랜지스터(Positive-Channel Field Effect Transistor)(FET1, FET2)들의 드레인단에는 전원(VDD)이 연결되어 있고 이 트랜지스터(FET1, FET2)들의 소오스단에는 트랜지스터(Negative-Channel Field Effect Transistor)(FET3, FET4)들이 연결되어 있다. 이때, 트랜지스터(FET3, FET4)들은 입력 신호(A, B)에 따라 트랜지스터(FET1, FET2)들과 역구동하게 되어 있다.

이러한 트랜지스터(FET1-FET4)들의 소오스단들에는 바이폴라 트랜지스터(Q1)의 베이스가 연결되어 있어 트랜지스터(Q1)는 트랜지스터(FET1-FET4)들의 구동에 따라 구동하게 된다.

한편, 트랜지스터(Q1)의 에미터측에는 트랜지스터(FET5) 및 트랜지스터(Q2)가 연결되어 있으며, 트랜지스터(FET5)는 신호(A)에 따라 구동하게 된다. 트랜지스터(FET5)에는 트랜지스터(FET6)가 연결되어 있으므로 트랜지스터(FET6)은 입력 신호(B)및 트랜지스터(Q1, FET5)에 따라 구동하게 된다.

트랜지스터(FET6)의 소오스측은 트랜지스터(Q2)의 베이스에 연결되어 있으므로 트랜지스터(Q2)는 트랜지스터(FET6)및 (Q2)에 의하여 구동이 제어되도록 구성되어 있다.

즉, 이와같이 구성된 종래 기술은 BiCMOS를 모디파이(Modify)한 VLSI(Very Large Scale Integrated Circuit) 기술로써 그 구동 상태를 표 1)에 도시하였다.

[표 1]

표1)과 같이 입력(A, B) 모두 로우 레벨 상태인 경우에 트랜지스터(FET1, FET2)은 온되며 트랜지스터(FET3, FET4)는 오프되므로써 트랜지스터(Q1)는 온되고, 이때의 트랜지스터(FET5, FET6, Q2)들은 모두 오프 상태가 되므로 출력(C)은 하이 레벨상태가 된다.

다음, 입력(A)이 로우 레벨, 입력(B)이 하이 레벨 상태일 때에 트랜지스터(FET1, FET4, FET6)는 온되며 트랜지스터(FET2, FET3, FET5)는 오프되므로써 트랜지스터(Q1)는 온, 트랜지스터(Q2)는 오프 상태가 되어 출력(C)은 하이 레벨상태가 된다.

이어, 입력(A)이 하이 레벨, 입력(B)이 로우 레벨 상태일 때에 트랜지스터(FET2, FET3, FET5)는 온되고, 트랜지스터(FET1, FET4, FET6)는 오프되므로써 상술한 바와같이 트랜지스터(Q1)는 온, 트랜지스터(Q2)는 오프되어 출력(C)은 하이 레벨 상태가 된다.

또한, 입력(A, B) 모두가 하이 레벨 상태일 때에 트랜지스터(FET1, FET2, Q1, Q2)는 오프, 트랜지스터(FET3~FET6)는 온되므로써 출력(C)은 로우 상태를 유지한다.

그러나, 이와같은 종래의 기술에 있어서는 논리곱 부정연산을 위한 회로구성시 트랜지스터가 너무 많이 소요되기 때문에 집적화가 어려우며 원가가 상승하는 결점이 있다.

본 고안은 이러한 문제를 해결하기 위하여 안출한 것으로서, 본 고안의 목적은 간단한 회로 구성으로 논리곱 부정 연산을 할 수 있는 논리 곱 부정회로를 제공하는데 있다.

본 고안에 따른 논리 곱 부정 회로는, 이하, 본 고안의 일실시예를 첨부된 도면에 따라 상세히 설명한다.

제2도는 본 고안의 회로도로, 도시된 바와 같이 입력 신호(A)에 따라 구동하는 필드 효과 트랜지스터(FET3, 5)와 필드 효과 트랜지스터(FET4, 6)가 각각 연결되 있어 트랜지스터(FET4, 6)는 입력 신호 및 트랜지스터(FET3, 5)의 구동에 따라 구동하게 구성되어 있다.

또한, 트랜지스터(FET6)에는 바이폴라 트랜지스터(Q2)가 연결되어 있어 트랜지스터(Q2)는 트랜지스터(FET6)의 구동에 따라 구동하게 구성되어 있다. 이때, 트랜지스터(Q2)의 컬렉터 측에는 정전류를 공급하기 위한 트랜지스터(FET7)가 연결되어 있다.

이와같이 구성된 회로에서 입력 신호(A, B)가 모두 하이 레벨 상태일 때에는 트랜지스터(FET3, 4, 5, 6)이 모두 온되므로 트랜지스터(Q2)도 온되어 출력단자(C)는 로우 레벨 상태가 된다.

그러나, 입력 신호(A, B)가 모두 로우 레벨 상태일 때에는 트랜지스터(FET3, 4, 5, 6)가 모두 오프되므로 트랜지스터(Q2)도 오프되므로 출력 단자(C)는 하이 레벨 상태가 된다.

또한, 입력 신호(A)는 하이, 입력 신호(B)는 로우 레벨 상태일 때에는 트랜지스터(FET3, 5)는 온, 트랜지스터(FET4, 6)은 오프되어 트랜지스터(Q2)는 오프되므로 출력 단자(C)는 하이 레벨 상태가 된다.

또한, 입력 신호(A)는 로우, 입력 신호(B)는 하이 레벨 상태일 때에는 트랜지스터(FET3, 5)가 오프되므로 이에 따라 트랜지스터(FET4, 6)도 오프되어 트랜지스터(Q2)가 오프되므로 출력 단자(C)는 하이 레벨 상태가 된다.

즉, 본 고안에서는 총 5개의 전계 효과 트랜지스터와 1개의 바이폴라 트랜지스터를 이용하여 논리 곱 부정회로를 구성하므로써 종래에 비하여 트랜지스터의 개수가 감소되므로써 집적화가 용이하며, 생산 원가를 절감할 수 있는 효과가 있다.

Claims

(정정) 입력 신호(B)에 따라 구동하는 제1, 2 전계 효과 트랜지스터(FET3, 5)와 ;

입력 신호(B) 및 상기 제1, 2 전계 효과 트랜지스터(FET3, 5)의 구동에 따라 구동하는 제3, 4 전계 효과 트랜지스터(FET4, 6)와 ;

전원(VDD)에 연결되어 정전류를 공급하는 제5전계 효과 트랜지스터(FET7)와 ;

상기 제4전계 효과 트랜지스터(FET6) 및 제5전계 효과 트랜지스터(FET7) 사이에 연결되며 상기 제4전계 효과 트랜지스터(FET6)의 구동에 따라 상기 제5전계 효과 트랜지스터(FET7)의 전류를 출력 단자(C)에 제공하는 바이폴라 트랜지스터(Q2)를 구비하는 논리 곱 부정 회로.