JPS61296820A - スイツチ用カレントミラ−回路 - Google Patents
スイツチ用カレントミラ−回路Info
- Publication number
- JPS61296820A JPS61296820A JP13823485A JP13823485A JPS61296820A JP S61296820 A JPS61296820 A JP S61296820A JP 13823485 A JP13823485 A JP 13823485A JP 13823485 A JP13823485 A JP 13823485A JP S61296820 A JPS61296820 A JP S61296820A
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- current
- switch
- transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、デジタル自アナログコンパータトか発光ダイ
オード定電流駆動回路などに用ｈられ、７′ジタル入力
によ夛スイッチ制御されるスイッチ用カレントミラー回
路に関する。
オード定電流駆動回路などに用ｈられ、７′ジタル入力
によ夛スイッチ制御されるスイッチ用カレントミラー回
路に関する。
この種のスイッチ用カレントミラー回路をデジタル・ア
ナログコンバータに用いる場合には、二進の重み付けを
有する複数の定電流源にそれぞれ直列にトランジスタを
接続し、この各トランジスタをデジタル入力に応じてス
イッチ制御することによシデジタル入力の大きさに対応
したアナログ出力を得ることが可能である。また、スイ
ッチ用カレントミラ−回路を発光ダイオード（ ＬＥＤ
）駆動回路に用いる場合、従来は第５図あるいは第６
図に示すように構成されていた。
ナログコンバータに用いる場合には、二進の重み付けを
有する複数の定電流源にそれぞれ直列にトランジスタを
接続し、この各トランジスタをデジタル入力に応じてス
イッチ制御することによシデジタル入力の大きさに対応
したアナログ出力を得ることが可能である。また、スイ
ッチ用カレントミラ−回路を発光ダイオード（ ＬＥＤ
）駆動回路に用いる場合、従来は第５図あるいは第６
図に示すように構成されていた。
即ち、第５図において、ｖｃｃ電源と接地端との間にベ
ース・コレクタ相互が接続されたＰＮＰ形トランジスタ
１、定電流回路２が直列接続されてシシ、上記トランジ
スタ１のベースに複数のＰＮＰ形トランジスタＱｘ−Ｑ
Ｈの各ベースが接続され、これらのトランジスタＱ！〜
Ｑｎの各エミッ、りは前記■ＣＣ電源に接続されている
。そして、上記トランジスタＱ１〜Ｑｎの各コレクタと
接地端との間には、それぞれカレントミラー回路の入力
側をなすＮＰＮ形トランジスタＱ１ｔ〜Ｑｌｔが接続さ
れておシ、上記カレントミラー回路の出力側をなすＮＰ
Ｎ形トランジスタＱ１ｘ〜Ｑｎ！の各コレクタがＩＪＤ
Ｕ動電波出力端子３１〜３ｎになっている。さらに、
上記カレントミラー回路の入力側トランジスタＱｌｌ〜
Ｑｎｉに並列に、それぞれのベースがデジタル信号入力
端子４１〜４ｎに接続されたスイッチ制御用のＮＰＮ形
トランジスタＱ１ｓ〜Ｑｎ３が接続されている。
ース・コレクタ相互が接続されたＰＮＰ形トランジスタ
１、定電流回路２が直列接続されてシシ、上記トランジ
スタ１のベースに複数のＰＮＰ形トランジスタＱｘ−Ｑ
Ｈの各ベースが接続され、これらのトランジスタＱ！〜
Ｑｎの各エミッ、りは前記■ＣＣ電源に接続されている
。そして、上記トランジスタＱ１〜Ｑｎの各コレクタと
接地端との間には、それぞれカレントミラー回路の入力
側をなすＮＰＮ形トランジスタＱ１ｔ〜Ｑｌｔが接続さ
れておシ、上記カレントミラー回路の出力側をなすＮＰ
Ｎ形トランジスタＱ１ｘ〜Ｑｎ！の各コレクタがＩＪＤ
Ｕ動電波出力端子３１〜３ｎになっている。さらに、
上記カレントミラー回路の入力側トランジスタＱｌｌ〜
Ｑｎｉに並列に、それぞれのベースがデジタル信号入力
端子４１〜４ｎに接続されたスイッチ制御用のＮＰＮ形
トランジスタＱ１ｓ〜Ｑｎ３が接続されている。
一方、第６図においては、ｖｃｃ電源と接地端との間に
定電流回路５、コレクタ・ベース相互が接続されたＮＰ
Ｎ形トランジスタ６が直列接続されておシ、上記トラン
ジスタ６のベースに複数のＮＰＮ形トランジスタＱ２１
〜Ｑ ｚ ｎの各ベースが接続され、これらのトランジ
スタＱｚｔ〜ＱｚＢの各エミッタは接地されている。上
記トランジスタＱｚｔ〜Ｑｚｎの各コレクタとｖｃｃ電
源との間にＮＰＮ形トランジスタＱｌｌｌ 〜Ｑｓｌが
接続され、このトランジスタＱ３１〜ＱｓＨの各ベース
は共通接続されて一定電圧Ｖ、が印加されている。また
、前記トランジスタＱｚｔ−Ｑｚユの各コレクタには、
デジタル信号入力端子４１〜４ｎにそれぞれのベースが
接続されたスイッチ制御用のＮＰＮ形トランジスタＱ４
１〜ＱｎＨの各エミッタが接続されておシ、このトラン
ジスタＱ４１〜Ｑ４ｎの各コレクタがＬＥＤ駆動電流出
力端子３１〜３ｎになっている。
定電流回路５、コレクタ・ベース相互が接続されたＮＰ
Ｎ形トランジスタ６が直列接続されておシ、上記トラン
ジスタ６のベースに複数のＮＰＮ形トランジスタＱ２１
〜Ｑ ｚ ｎの各ベースが接続され、これらのトランジ
スタＱｚｔ〜ＱｚＢの各エミッタは接地されている。上
記トランジスタＱｚｔ〜Ｑｚｎの各コレクタとｖｃｃ電
源との間にＮＰＮ形トランジスタＱｌｌｌ 〜Ｑｓｌが
接続され、このトランジスタＱ３１〜ＱｓＨの各ベース
は共通接続されて一定電圧Ｖ、が印加されている。また
、前記トランジスタＱｚｔ−Ｑｚユの各コレクタには、
デジタル信号入力端子４１〜４ｎにそれぞれのベースが
接続されたスイッチ制御用のＮＰＮ形トランジスタＱ４
１〜ＱｎＨの各エミッタが接続されておシ、このトラン
ジスタＱ４１〜Ｑ４ｎの各コレクタがＬＥＤ駆動電流出
力端子３１〜３ｎになっている。
第５図のスイッチ用カレントミラー回路においては、力
オントミラー回路の入力側トランジスタＱ１□〜Ｑｎ１
、これに並列接続されたスイッチ制御用トランジスタＱ
１ｓ〜Ｑｎ３のいずれか一方に電流が流れるものであシ
、駆動出力オフ状態においても上記入力側トランジスタ
Ｑ！ｓ〜Ｑｎ８に電流が流れるので電流消費が大きく、
しかも使用素子数が多いという問題がある。
オントミラー回路の入力側トランジスタＱ１□〜Ｑｎ１
、これに並列接続されたスイッチ制御用トランジスタＱ
１ｓ〜Ｑｎ３のいずれか一方に電流が流れるものであシ
、駆動出力オフ状態においても上記入力側トランジスタ
Ｑ！ｓ〜Ｑｎ８に電流が流れるので電流消費が大きく、
しかも使用素子数が多いという問題がある。
一方、第６図のスイッチ用カレントミラー回路において
は、ベースに一定電圧が印加されたトランジスタＱ！１
〜ＱｓＨおよびこれに並列接続されたスイッチ制御用ト
ランジスタＱ４１〜Ｑ４ｎのいずれか一方に電流が流れ
るものであシ、駆動出力オフ状態においてもトランジス
タＱ３１〜ＱｓＨに電流が流れるので電流消費が大きい
。しかも、ＩＪ：Ｄ ［動電流出刃端子３１〜３ｎと接
地端との間に２個のトランジスタが直列に接続されてト
ランジスタのコレクタ・エミッタ間電圧ｖｃ、の２個分
の電圧降下が生じているので、負荷電源の低電圧時の駆
動動作が困難であシ、負荷電源の低電圧化が困難である
。
は、ベースに一定電圧が印加されたトランジスタＱ！１
〜ＱｓＨおよびこれに並列接続されたスイッチ制御用ト
ランジスタＱ４１〜Ｑ４ｎのいずれか一方に電流が流れ
るものであシ、駆動出力オフ状態においてもトランジス
タＱ３１〜ＱｓＨに電流が流れるので電流消費が大きい
。しかも、ＩＪ：Ｄ ［動電流出刃端子３１〜３ｎと接
地端との間に２個のトランジスタが直列に接続されてト
ランジスタのコレクタ・エミッタ間電圧ｖｃ、の２個分
の電圧降下が生じているので、負荷電源の低電圧時の駆
動動作が困難であシ、負荷電源の低電圧化が困難である
。
本発明は上記の事情に鑑みてなされたもので、スイッチ
出力オフ状態における電流消費が少なく、使用素子数が
少なく、負荷電源の低電圧化が可能なスイッチ用カレン
トミラー回路を提供するものである。
出力オフ状態における電流消費が少なく、使用素子数が
少なく、負荷電源の低電圧化が可能なスイッチ用カレン
トミラー回路を提供するものである。
即ち、本発明のスイッチ用カレントミラー回路は、電流
駆動用（スイッチ出力用）の複数個のバイポーラ型トラ
ンジスタそれぞれのベース回路に直列にＭＯＳ型トラン
ノスタを挿入し、これらのＭＯＳＯ８型トランジスタジ
タル人力て応じてスイッチ制御するようにしてなること
全特徴とするものである。
駆動用（スイッチ出力用）の複数個のバイポーラ型トラ
ンジスタそれぞれのベース回路に直列にＭＯＳ型トラン
ノスタを挿入し、これらのＭＯＳＯ８型トランジスタジ
タル人力て応じてスイッチ制御するようにしてなること
全特徴とするものである。
これによって、スイッチ出力オフ状態のときには上記Ｍ
ＯＳ型トランジスタ、バイポーラ型トランジスタは共に
オフ状態であシ、電流消費が少なくなる。また、使用素
子数が少ないのでコスト低減が可能になる。また、駆動
負荷に対してバイポーラ型トランジスタ１個が接続され
るだけであシ、負荷電源の低電圧化が可能になる。
ＯＳ型トランジスタ、バイポーラ型トランジスタは共に
オフ状態であシ、電流消費が少なくなる。また、使用素
子数が少ないのでコスト低減が可能になる。また、駆動
負荷に対してバイポーラ型トランジスタ１個が接続され
るだけであシ、負荷電源の低電圧化が可能になる。
〔発明の実施例〕
以下、図面を参照して本発明の一実施例全詳細に説明す
る。
る。
第１図に示すスイッチ用カレントミラー回路は、たとえ
ばバイポーラ・ＭＯＳ （絶縁デート型）集積回路プロ
セスを用いて集積回路化されておシ、バイポーラ型トラ
ンジスタとＭＯＳ型トランジスタとが同一半導体基板上
に混在している。
ばバイポーラ・ＭＯＳ （絶縁デート型）集積回路プロ
セスを用いて集積回路化されておシ、バイポーラ型トラ
ンジスタとＭＯＳ型トランジスタとが同一半導体基板上
に混在している。
即ち、電源端子と接地端との間に定電流回路１２ 、Ｎ
ＰＮ形トランジスタ１２が直列接続され、このトラン、
ジスタ１２のコレクタ・ベース間にＰチャネルエンハン
スメント型（ＥＷ）のＭＯＳトランジスタ１３が接続さ
れ、そのゲートは接地されておシ、これらは電流供給回
路を形成している。上記ＮＰＮ形トランジスタ１２のコ
レクタには、それぞれのｆ−トがデジタル信号入力端子
４１〜４ｎに接続されたスイッチ制御用の複数のＰチャ
ネルＥ型ＭＯＳトランジスタＱ！１〜Ｑ５ｎの各ソース
が接続されている。そして、上記トランジスタＱｓｓ〜
Ｑｓｎの各ドレインに駆動電流出力用のＮＰＮ形トラン
ジスタＱ６１〜Ｑａｎの各ベースが接続されておシ、こ
のトランジスタＱｓｘ〜Ｑｇｌの各エミッタは接地され
、各コレクタは駆動電流出力端子３１〜３ｎになってい
る。
ＰＮ形トランジスタ１２が直列接続され、このトラン、
ジスタ１２のコレクタ・ベース間にＰチャネルエンハン
スメント型（ＥＷ）のＭＯＳトランジスタ１３が接続さ
れ、そのゲートは接地されておシ、これらは電流供給回
路を形成している。上記ＮＰＮ形トランジスタ１２のコ
レクタには、それぞれのｆ−トがデジタル信号入力端子
４１〜４ｎに接続されたスイッチ制御用の複数のＰチャ
ネルＥ型ＭＯＳトランジスタＱ！１〜Ｑ５ｎの各ソース
が接続されている。そして、上記トランジスタＱｓｓ〜
Ｑｓｎの各ドレインに駆動電流出力用のＮＰＮ形トラン
ジスタＱ６１〜Ｑａｎの各ベースが接続されておシ、こ
のトランジスタＱｓｘ〜Ｑｇｌの各エミッタは接地され
、各コレクタは駆動電流出力端子３１〜３ｎになってい
る。
上記スイッチ用カレントミラー回路においては、オン状
態のＭＯＳ ）ランジメタ１３全通して定電流用ＮＰＮ
形トランジスタ１２にベース電流が供給されておシ、こ
のＮＰＮ形トランジスタ１２に定電流が流れている。そ
して、スイッチ制御用のＭＯＳ ）ランジスタＱｓｘ−
Ｑｓｎおよびスイッチ出力用のＮＰＮ形トランジスタＱ
ｅ１〜ＱｓＨは、デジタル入力に応じてオン、オフ制御
されるものでｓｂ、スイッチ出力オフ状態のときには上
記トランジスタに電流が流れないので電流消費が少なく
て済む。また、使用素子数が従来例に比べて少なく、コ
スト低減が可能であｐ。
態のＭＯＳ ）ランジメタ１３全通して定電流用ＮＰＮ
形トランジスタ１２にベース電流が供給されておシ、こ
のＮＰＮ形トランジスタ１２に定電流が流れている。そ
して、スイッチ制御用のＭＯＳ ）ランジスタＱｓｘ−
Ｑｓｎおよびスイッチ出力用のＮＰＮ形トランジスタＱ
ｅ１〜ＱｓＨは、デジタル入力に応じてオン、オフ制御
されるものでｓｂ、スイッチ出力オフ状態のときには上
記トランジスタに電流が流れないので電流消費が少なく
て済む。また、使用素子数が従来例に比べて少なく、コ
スト低減が可能であｐ。
集積回路化に適している。また、駆動出力端子３１〜３
ｎ と接地端との間にはそれぞれＮＰＮ形トランノスタ
が１個挿入されているだけであり、負荷電源の低電圧時
の駆動動作が容易であり、負荷電源の低電圧化が可能で
ある。
ｎ と接地端との間にはそれぞれＮＰＮ形トランノスタ
が１個挿入されているだけであり、負荷電源の低電圧時
の駆動動作が容易であり、負荷電源の低電圧化が可能で
ある。
第２図のスイッチ用カレントミラー回路は他の実施例を
示しておシ、第１図を参照して前述した回路に比べて、
（１）定電流用トランジスタ１２に流れる定電流の変動
を抑制するために、このトランジスタ１２のコレクタと
ベースとの間のＭＯＳトランジスタ１３に直列にＮＰＮ
形トランジスタ１４のベース・エミッタ間１１人Ｌ、こ
のトランジスタ１４のコレクタを電源端子に接続してい
る点、（２）定電流用トランジスタ１２のベースと接地
端との間にＮチャネルＥ型ＭＯＳトランジスタ１５を接
続し、上記定電流用トランジスタ１２のベースに接続さ
れている相補的な２個のＭＯＳ ）ランジスタ１ 、？
、 １５の各ゲートを共通接続して制御入力端子１６
に接続している点、（３）スイッチ出力用ＮＰＮ形トラ
ンジスタＱａ１〜Ｑｓｙ１の各ベースと接地端との間に
ＮチャネルＥ型ＭＯＳトランジスタＱ７１〜Ｑｙｎｋ接
続し、このＭＯＳ ）ランジスタＱｔｔ〜Ｑ７ｎとＰチ
ャネルＥ型ＭＯＳ）ランジスタＱｓｘ−Ｑｓｎとの各対
応するｆ−）相互を接続した点が異なる。
示しておシ、第１図を参照して前述した回路に比べて、
（１）定電流用トランジスタ１２に流れる定電流の変動
を抑制するために、このトランジスタ１２のコレクタと
ベースとの間のＭＯＳトランジスタ１３に直列にＮＰＮ
形トランジスタ１４のベース・エミッタ間１１人Ｌ、こ
のトランジスタ１４のコレクタを電源端子に接続してい
る点、（２）定電流用トランジスタ１２のベースと接地
端との間にＮチャネルＥ型ＭＯＳトランジスタ１５を接
続し、上記定電流用トランジスタ１２のベースに接続さ
れている相補的な２個のＭＯＳ ）ランジスタ１ 、？
、 １５の各ゲートを共通接続して制御入力端子１６
に接続している点、（３）スイッチ出力用ＮＰＮ形トラ
ンジスタＱａ１〜Ｑｓｙ１の各ベースと接地端との間に
ＮチャネルＥ型ＭＯＳトランジスタＱ７１〜Ｑｙｎｋ接
続し、このＭＯＳ ）ランジスタＱｔｔ〜Ｑ７ｎとＰチ
ャネルＥ型ＭＯＳ）ランジスタＱｓｘ−Ｑｓｎとの各対
応するｆ−）相互を接続した点が異なる。
これによって、制御入力端子１６に″１”レベル（電源
電位）を印加してＭＯＳ ）ランジスタ１５をオン状態
にすれば、定電流用トランジスタ１２をオフ状態にする
ことが可能になる。上記制御入力端子１６に“０”レベ
ル（接地電位）を印加してＭＯＳ ）ランジスタ１３を
オン状態にすれば、定電流用トランジスタ１２をオン状
態にすることができ、第１図の回路と同様にデジタル人
力に応じてスイッチ出力のオン、オフを制御することが
できる。この場合、たとえばスイッチ出力用トランジス
タＱｓｓがオフ状態のときのリーク電流がそのベースと
接地端との間に接続されているＮチャネルトランジスタ
Ｑｙ！（デジタル入力の＠１ルベルがゲートに与えられ
てオン状態になっている）を通って・々イ・デスされる
ので、次にデジタル入力がＯ＃になったときにオン状態
になるＰチャネルトランジスタＱｓ１？通してベース電
流が供給されるスイッチ出力用トランジスタＱ６１のオ
ン動作が高速に行なわれる。また、デジタル入力が”１
′になってＰチャネルＭＯＳ）ランジスタＱｓｔおよび
スイッチ出力用トランジスタＱ６１がオフになるとき、
デジタル人力″１１“によってＮチャネルＭＯＳ）ラン
ジスタＱ７１がオンになってスイッチ出力用トランジス
タＱａｘのベースの蓄積電荷を放電させることになるの
で、スイッチ出力用トランジスタＱ６１のオフ動作も高
速に行なわれるようになる。
電位）を印加してＭＯＳ ）ランジスタ１５をオン状態
にすれば、定電流用トランジスタ１２をオフ状態にする
ことが可能になる。上記制御入力端子１６に“０”レベ
ル（接地電位）を印加してＭＯＳ ）ランジスタ１３を
オン状態にすれば、定電流用トランジスタ１２をオン状
態にすることができ、第１図の回路と同様にデジタル人
力に応じてスイッチ出力のオン、オフを制御することが
できる。この場合、たとえばスイッチ出力用トランジス
タＱｓｓがオフ状態のときのリーク電流がそのベースと
接地端との間に接続されているＮチャネルトランジスタ
Ｑｙ！（デジタル入力の＠１ルベルがゲートに与えられ
てオン状態になっている）を通って・々イ・デスされる
ので、次にデジタル入力がＯ＃になったときにオン状態
になるＰチャネルトランジスタＱｓ１？通してベース電
流が供給されるスイッチ出力用トランジスタＱ６１のオ
ン動作が高速に行なわれる。また、デジタル入力が”１
′になってＰチャネルＭＯＳ）ランジスタＱｓｔおよび
スイッチ出力用トランジスタＱ６１がオフになるとき、
デジタル人力″１１“によってＮチャネルＭＯＳ）ラン
ジスタＱ７１がオンになってスイッチ出力用トランジス
タＱａｘのベースの蓄積電荷を放電させることになるの
で、スイッチ出力用トランジスタＱ６１のオフ動作も高
速に行なわれるようになる。
なお、本発明は上記実施例に限られるものではなく、第
１図、第２図の回路におけるＮＰＮ形トランジスタをＰ
ＮＰ形トランジスタに、ＰチャネルトランジスタをＮチ
ャネルトランジスタに、ＮチャネルトランジスタＩｐチ
ャネルトランジスタにそれぞれ置換すると共に電源電位
関係を置換することによシ、第３図、第４図に示すよう
に変形実施することも可能である。なお、第３図におい
ては第１図中と同一部分には同一符号を付し、対応する
部分には同一符号に′を付して表わしている。同様に、
第４図においても第２図中と同一部分には同一符号を付
し、対応する部分には同一符号に′を付して表わしてい
る。
１図、第２図の回路におけるＮＰＮ形トランジスタをＰ
ＮＰ形トランジスタに、ＰチャネルトランジスタをＮチ
ャネルトランジスタに、ＮチャネルトランジスタＩｐチ
ャネルトランジスタにそれぞれ置換すると共に電源電位
関係を置換することによシ、第３図、第４図に示すよう
に変形実施することも可能である。なお、第３図におい
ては第１図中と同一部分には同一符号を付し、対応する
部分には同一符号に′を付して表わしている。同様に、
第４図においても第２図中と同一部分には同一符号を付
し、対応する部分には同一符号に′を付して表わしてい
る。
上述したように本発明のスイッチ用カレントミラー回路
によれば、電流駆動用の複数個の・ぐイポーラ型トラン
ジスタそれぞれのベース回路に直列にそれぞれＭＯＳ型
トランジスタを挿入し、このＭＯＳ型トランジスタをデ
ジタル入力によシスイッチ制御することによって、スイ
ッチ出力オフ状態には上記各トランジスタに電流が流れ
ないので電流消費が少なくなる。また、使用素子数が少
ないのでコスト低減が可能になり、駆動電流出力端子と
接地端との間に１個のトランジスタしか存在しないので
、負荷電源の低電圧化力Ｉ可能になる。
によれば、電流駆動用の複数個の・ぐイポーラ型トラン
ジスタそれぞれのベース回路に直列にそれぞれＭＯＳ型
トランジスタを挿入し、このＭＯＳ型トランジスタをデ
ジタル入力によシスイッチ制御することによって、スイ
ッチ出力オフ状態には上記各トランジスタに電流が流れ
ないので電流消費が少なくなる。また、使用素子数が少
ないのでコスト低減が可能になり、駆動電流出力端子と
接地端との間に１個のトランジスタしか存在しないので
、負荷電源の低電圧化力Ｉ可能になる。
第１図は本発明のスイッチ用カレントミラー回路の一実
施例を示す回路図、第２図乃至第４図はそれぞれ他の実
施例を示す回路図、第５図および第６図はそれぞれ従来
のスイッチ用カレントミラー回路を示す回路図である。 Ｑｌ＋１〜ＱＩＩｎ、Ｑｓｆ−Ｑ５ｎ′・・・ＭＯＳ形
トランジスタ、Ｑ ６１− Ｑ ６ｆｉ 、 Ｑａ（〜
Ｑ ｓｊ−バイポーラ形トランジスタ。 出願人代理人 弁理士 鈴 江 武 音名１図 第２図 第５図 第６ＦＩｌ
施例を示す回路図、第２図乃至第４図はそれぞれ他の実
施例を示す回路図、第５図および第６図はそれぞれ従来
のスイッチ用カレントミラー回路を示す回路図である。 Ｑｌ＋１〜ＱＩＩｎ、Ｑｓｆ−Ｑ５ｎ′・・・ＭＯＳ形
トランジスタ、Ｑ ６１− Ｑ ６ｆｉ 、 Ｑａ（〜
Ｑ ｓｊ−バイポーラ形トランジスタ。 出願人代理人 弁理士 鈴 江 武 音名１図 第２図 第５図 第６ＦＩｌ
Claims (2)
- （１）それぞれのソースが共通接続されて電流供給回路
に接続され、それぞれのゲートがデジタル信号入力端子
に接続された複数個のＭＯＳ型トランジスタと、これら
のＭＯＳ型トランジスタそれぞれのドレインにそれぞれ
のベースが接続され、それぞれのエミッタが所定電位端
に接続され、それぞれのコレクタが駆動電流出力端子に
接続された複数個のバイポーラ型トランジスタとを具備
することを特徴とするスイッチ用カレントミラー回路。 - （２）前記ＭＯＳ型トランジスタおよびバイポーラ型ト
ランジスタが同一半導体基板上に混在するように集積回
路化されてなることを特徴とする前記特許請求の範囲第
１項記載のスイッチ用カレントミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13823485A JPS61296820A (ja) | 1985-06-25 | 1985-06-25 | スイツチ用カレントミラ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13823485A JPS61296820A (ja) | 1985-06-25 | 1985-06-25 | スイツチ用カレントミラ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61296820A true JPS61296820A (ja) | 1986-12-27 |
| JPH0441847B2 JPH0441847B2 (ja) | 1992-07-09 |
Family
ID=15217219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13823485A Granted JPS61296820A (ja) | 1985-06-25 | 1985-06-25 | スイツチ用カレントミラ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296820A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6429115A (en) * | 1987-07-24 | 1989-01-31 | Nec Corp | Interface circuit |
| JPH01128616A (ja) * | 1987-11-13 | 1989-05-22 | Fujitsu Ltd | 電流スイッチ回路 |
| JPH01153738U (ja) * | 1988-04-15 | 1989-10-23 | ||
| JPH03160603A (ja) * | 1989-11-17 | 1991-07-10 | Nec Corp | 電流切換回路 |
-
1985
- 1985-06-25 JP JP13823485A patent/JPS61296820A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6429115A (en) * | 1987-07-24 | 1989-01-31 | Nec Corp | Interface circuit |
| JPH01128616A (ja) * | 1987-11-13 | 1989-05-22 | Fujitsu Ltd | 電流スイッチ回路 |
| JPH01153738U (ja) * | 1988-04-15 | 1989-10-23 | ||
| JP2521344Y2 (ja) * | 1988-04-15 | 1996-12-25 | 株式会社リコー | 駆動回路用半導体集積回路装置 |
| JPH03160603A (ja) * | 1989-11-17 | 1991-07-10 | Nec Corp | 電流切換回路 |
| JP2518068B2 (ja) * | 1989-11-17 | 1996-07-24 | 日本電気株式会社 | 電流切換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0441847B2 (ja) | 1992-07-09 |
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