JPH03160603A - 電流切換回路 - Google Patents
電流切換回路Info
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- JPH03160603A JPH03160603A JP1299341A JP29934189A JPH03160603A JP H03160603 A JPH03160603 A JP H03160603A JP 1299341 A JP1299341 A JP 1299341A JP 29934189 A JP29934189 A JP 29934189A JP H03160603 A JPH03160603 A JP H03160603A
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- terminal
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- 238000010586 diagram Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 101100113576 Arabidopsis thaliana CINV2 gene Proteins 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/267—Current mirrors using both bipolar and field-effect technology
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
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- Digital Magnetic Recording (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、磁気記録書込電流の切換回路に関し、特に書
込電流の精度が良く、精度の良い書込電流を流すのに必
要な飽和電圧が低くて済む、磁気記録書込電流切換回路
に関する． 〔従来の技術〕 従来、この種の磁気記録書込電流切換回路は、第３図に
示す回路構或となっていた． 図面を用いて説明する． この従来の磁気記録書込電流切換回路は、カレント・ミ
ラ一部，電流切換部の２つの部分に分かれている。
込電流の精度が良く、精度の良い書込電流を流すのに必
要な飽和電圧が低くて済む、磁気記録書込電流切換回路
に関する． 〔従来の技術〕 従来、この種の磁気記録書込電流切換回路は、第３図に
示す回路構或となっていた． 図面を用いて説明する． この従来の磁気記録書込電流切換回路は、カレント・ミ
ラ一部，電流切換部の２つの部分に分かれている。
カレント・ミラ一部はトランジスタＱ３１のコレクタが
入力端子ＩＮ３１、かつトランジスタＱ３２のベースが
接続され、またトランジスタＱ３１のエミッタは、抵抗
Ｒ３１の一端に接続され抵抗３ｌの他端は接地端子ＧＮ
Ｄに接続されている．トランジスタＱ３１のベースとト
ランジスタＱ３２のエミッタとトランジスタＱ３３のベ
ースと抵抗３２の一端が共通に接続され、抵抗３２の他
端は接地端子ＧＮＤに接続されている。トランジスタＱ
３２のコレクタは電源端子■。。に接続されている。ト
ランジスタＱ３３のエミッタは、抵抗Ｒ３３の一端に接
続され抵抗Ｒ３３の他端は接地端子ＧＮＤに接続されて
いる．また、トランジスタＱ３３のコレクタは、このカ
レント・ミラー回路の出力端子とｋっている。
入力端子ＩＮ３１、かつトランジスタＱ３２のベースが
接続され、またトランジスタＱ３１のエミッタは、抵抗
Ｒ３１の一端に接続され抵抗３ｌの他端は接地端子ＧＮ
Ｄに接続されている．トランジスタＱ３１のベースとト
ランジスタＱ３２のエミッタとトランジスタＱ３３のベ
ースと抵抗３２の一端が共通に接続され、抵抗３２の他
端は接地端子ＧＮＤに接続されている。トランジスタＱ
３２のコレクタは電源端子■。。に接続されている。ト
ランジスタＱ３３のエミッタは、抵抗Ｒ３３の一端に接
続され抵抗Ｒ３３の他端は接地端子ＧＮＤに接続されて
いる．また、トランジスタＱ３３のコレクタは、このカ
レント・ミラー回路の出力端子とｋっている。
電流切換部は、トランジスタＱ３４とＱ３５のそれぞれ
のエミッタが共通に接続され、前記カレント・ミラー回
路の出力端子であるところのトランジスタＱ３３のフレ
クタに接続されている．また、トランジスタＱ３４のベ
ースは制御端子Ｃ３１ヘコレクタは出力端子０３１へ接
続されており、トランジスタＱ３５のベースは制御端子
Ｃ３２へ、コレクタは出力端子０３２へ接続されている
。第３図中のトランジスタは総てＮＰＮ型である。ＰＮ
Ｐ型であっても動作は同等になる． 次に動作について説明する。
のエミッタが共通に接続され、前記カレント・ミラー回
路の出力端子であるところのトランジスタＱ３３のフレ
クタに接続されている．また、トランジスタＱ３４のベ
ースは制御端子Ｃ３１ヘコレクタは出力端子０３１へ接
続されており、トランジスタＱ３５のベースは制御端子
Ｃ３２へ、コレクタは出力端子０３２へ接続されている
。第３図中のトランジスタは総てＮＰＮ型である。ＰＮ
Ｐ型であっても動作は同等になる． 次に動作について説明する。
今、入力端子ＩＮ３ １から入力電流Ｉ １１Ｉが入力
されると、前記カレント・ミラ一部により反転された出
力電流Ｉ０３が、トランジスタＱ３３のコレクタに吸い
込まれる．この場合出力電流Ｉ０３はトランジスタＱ３
１，Ｑ３３及び抵抗Ｒ３１，Ｒ３３の比によって決定さ
れる． カレント・ミラー回路によって反転された電流は電流切
換回路によって、出力端子０３１か又は０３２から出力
されるか切換えられる。制御端子Ｃ３１の電位が制御端
子Ｃ３２の電位より、１００？Ｖ以上高ければ、電流は
出力端子０３１から出力電流Ｉ０３ １として吸い込ま
れ、逆に制御端子Ｃ３２の電位が制御端子Ｃ３１の電位
より−１００ｍＶ以上高ければ出力端子０３２から出力
電流Ｉ０３ ２として吸い込まれる．また、制御端子Ｃ
３１．０３２の電位と接地端子ＧＮＤとの電位差を０．
７ｖより低くすると、出力端子０３１，０３２から共に
吸い込まなくなる． 〔発明が解決しようとする課題〕 上述した従来の磁気記録書込電流切換回路は、以下の３
つの欠点がある。
されると、前記カレント・ミラ一部により反転された出
力電流Ｉ０３が、トランジスタＱ３３のコレクタに吸い
込まれる．この場合出力電流Ｉ０３はトランジスタＱ３
１，Ｑ３３及び抵抗Ｒ３１，Ｒ３３の比によって決定さ
れる． カレント・ミラー回路によって反転された電流は電流切
換回路によって、出力端子０３１か又は０３２から出力
されるか切換えられる。制御端子Ｃ３１の電位が制御端
子Ｃ３２の電位より、１００？Ｖ以上高ければ、電流は
出力端子０３１から出力電流Ｉ０３ １として吸い込ま
れ、逆に制御端子Ｃ３２の電位が制御端子Ｃ３１の電位
より−１００ｍＶ以上高ければ出力端子０３２から出力
電流Ｉ０３ ２として吸い込まれる．また、制御端子Ｃ
３１．０３２の電位と接地端子ＧＮＤとの電位差を０．
７ｖより低くすると、出力端子０３１，０３２から共に
吸い込まなくなる． 〔発明が解決しようとする課題〕 上述した従来の磁気記録書込電流切換回路は、以下の３
つの欠点がある。
第一は、電流の切換にバイポーラ・トランジスタを用い
ており、そのｈｙｉが有限の値であり、かつ、集積回路
である場合、その値はバラックのでベース電流分の誤差
が生じ、精度の良い出力電流が得られるという欠点があ
る．磁気記録の書込電流の精度は、通常±５％精度であ
る．ここでｈ？１が５０〜２００にバラついたとすると
、出力電流Ｉ０３ １又はＩ０３２は、出力電流Ｉ０３
の９８．０％〜９９．５％の間にバラつく．よってｈ■
のバラつきによって１．５％のバラツキが出ることにな
る．第二の欠点は制御端子０２１，Ｃ２２を共に接地端
子ＧＮＤとの電位差を０．７ｖ以下にして、出力端子０
３１，０３２から共に電流を吸い込まないようにすると
、トランジスタＱ３３が飽和し、モノリシックの集積回
路であれば、トランジスタＱ３３の寄生トランジスタが
働いて、大量の電流がサブストレートへ流れることにな
るという欠点がある． 第三の欠点は出力電流の精度を良くしようとすると、出
力端子０３１，０３２の電位を高く保っておく必要があ
り、磁気記録書込電流を切換えた際に発生するフライ・
バック電圧によって出力端子０３１又は０３２の電位が
下がってきた時、また出力端子０３１，又は０３２の電
位が高い時に出力電流工。，１又はＩ０，，を吸い込ま
なくなり、電流の切換時の遷移時間が長くなるという欠
点がある．具体的には、制御端子０３１の電位が制御端
子Ｃ３２の電位より高い場合、出力端子０３１の電位は
、トランジスタＱ３４のエミッタの電位よりトランジス
タの飽和電圧より高い電圧（０．５Ｖ精度）なければな
らない．つまり制御端子Ｃ３１の電位より０．２ｖ低い
電位以上でなければならない。また、制御端子の最低電
位は抵抗Ｒ３３での電圧降下（約０．３Ｖ）、トランジ
スタＱ３３の飽和？ｉ！ＥＥ（約０．５Ｖ）トランジス
タＱ３５のベース−エミッタ間電圧（約０．７Ｖ）より
、１．５Ｖとなる。よって出力端子０３１の最低電位は
、１．３Ｖ必要となる。
ており、そのｈｙｉが有限の値であり、かつ、集積回路
である場合、その値はバラックのでベース電流分の誤差
が生じ、精度の良い出力電流が得られるという欠点があ
る．磁気記録の書込電流の精度は、通常±５％精度であ
る．ここでｈ？１が５０〜２００にバラついたとすると
、出力電流Ｉ０３ １又はＩ０３２は、出力電流Ｉ０３
の９８．０％〜９９．５％の間にバラつく．よってｈ■
のバラつきによって１．５％のバラツキが出ることにな
る．第二の欠点は制御端子０２１，Ｃ２２を共に接地端
子ＧＮＤとの電位差を０．７ｖ以下にして、出力端子０
３１，０３２から共に電流を吸い込まないようにすると
、トランジスタＱ３３が飽和し、モノリシックの集積回
路であれば、トランジスタＱ３３の寄生トランジスタが
働いて、大量の電流がサブストレートへ流れることにな
るという欠点がある． 第三の欠点は出力電流の精度を良くしようとすると、出
力端子０３１，０３２の電位を高く保っておく必要があ
り、磁気記録書込電流を切換えた際に発生するフライ・
バック電圧によって出力端子０３１又は０３２の電位が
下がってきた時、また出力端子０３１，又は０３２の電
位が高い時に出力電流工。，１又はＩ０，，を吸い込ま
なくなり、電流の切換時の遷移時間が長くなるという欠
点がある．具体的には、制御端子０３１の電位が制御端
子Ｃ３２の電位より高い場合、出力端子０３１の電位は
、トランジスタＱ３４のエミッタの電位よりトランジス
タの飽和電圧より高い電圧（０．５Ｖ精度）なければな
らない．つまり制御端子Ｃ３１の電位より０．２ｖ低い
電位以上でなければならない。また、制御端子の最低電
位は抵抗Ｒ３３での電圧降下（約０．３Ｖ）、トランジ
スタＱ３３の飽和？ｉ！ＥＥ（約０．５Ｖ）トランジス
タＱ３５のベース−エミッタ間電圧（約０．７Ｖ）より
、１．５Ｖとなる。よって出力端子０３１の最低電位は
、１．３Ｖ必要となる。
本発明の磁気記録書込電流切換回路は、バイポーラトラ
ンジスタによって構戊されたカレント・ミラー回路とＭ
ＯＳトランジスタによる出力側トランジスタのベース電
流の断続回路と、出力側トランジスタを確実にオフさせ
るためにベースと接地端子間に接続されるＭＯＳトラン
ジスタを有している。
ンジスタによって構戊されたカレント・ミラー回路とＭ
ＯＳトランジスタによる出力側トランジスタのベース電
流の断続回路と、出力側トランジスタを確実にオフさせ
るためにベースと接地端子間に接続されるＭＯＳトラン
ジスタを有している。
次に、本発明について図面を参照して説明する．第一図
は、本発明の一実施例の回路図である。
は、本発明の一実施例の回路図である。
ＮＰＮ型であるトランジスタＱｌ １，Ｑｌ ３，Ｑ１
４のエミッタはそれぞれ抵抗Ｒｌ １，Ｒｌ ３，Ｒｌ
４を介して接地端子ＧＮＤへ接続され、べ−スはそれぞ
れＮｃｈ型である。ＭＯＳトランジスタＭＮＩ １，Ｍ
ＮＩ ２，ＭＮＩ ４をソース・ドレイン間を通してＮ
ＰＮ型であるトランジスタＱ１２のエミッタに接続され
ている。また、トランジスタＱ１３，Ｑ１４のベースは
、それぞれＮｃｈ型であるＭＯＳトランジスタＭＮ１３
，ＭＮ１５のソース・ドレイン間を介して接地端子ＧＮ
Ｄへ接続され、コレクタはそれぞれ出力端子０１１，Ｏ
ｌ２に接続されている。トランジスタＱ１２のベースは
、トランジスタＱｌｌのコレクタと共に入力端子ＩＮＩ
Ｉへ接続されており、コレクタはＭＯＳトランジスタＭ
ＮＩＩのゲートと共に電源端子ＶＤＤに接続されている
。抵抗Ｒ１２はトランジスタＱ１２のエミッタと接地端
子ＧＮＤとの間に接続されている。ＭＯＳトランジスタ
ＭＮ１２，ＭＮ１４のゲートはそれぞれ制御端子Ｃｌｌ
，Ｃｌ２に接続され、ＭＯＳトランジスタＭＮ１３，Ｍ
Ｎ１５のゲートはそれぞれインバータＩＮＶＩ，ＩＮＶ
２を介して制御端子Ｃｌｌ，Ｃ１２に接続されている。
４のエミッタはそれぞれ抵抗Ｒｌ １，Ｒｌ ３，Ｒｌ
４を介して接地端子ＧＮＤへ接続され、べ−スはそれぞ
れＮｃｈ型である。ＭＯＳトランジスタＭＮＩ １，Ｍ
ＮＩ ２，ＭＮＩ ４をソース・ドレイン間を通してＮ
ＰＮ型であるトランジスタＱ１２のエミッタに接続され
ている。また、トランジスタＱ１３，Ｑ１４のベースは
、それぞれＮｃｈ型であるＭＯＳトランジスタＭＮ１３
，ＭＮ１５のソース・ドレイン間を介して接地端子ＧＮ
Ｄへ接続され、コレクタはそれぞれ出力端子０１１，Ｏ
ｌ２に接続されている。トランジスタＱ１２のベースは
、トランジスタＱｌｌのコレクタと共に入力端子ＩＮＩ
Ｉへ接続されており、コレクタはＭＯＳトランジスタＭ
ＮＩＩのゲートと共に電源端子ＶＤＤに接続されている
。抵抗Ｒ１２はトランジスタＱ１２のエミッタと接地端
子ＧＮＤとの間に接続されている。ＭＯＳトランジスタ
ＭＮ１２，ＭＮ１４のゲートはそれぞれ制御端子Ｃｌｌ
，Ｃｌ２に接続され、ＭＯＳトランジスタＭＮ１３，Ｍ
Ｎ１５のゲートはそれぞれインバータＩＮＶＩ，ＩＮＶ
２を介して制御端子Ｃｌｌ，Ｃ１２に接続されている。
前記ＭＯＳトランジスタのバック・ゲートは総て、接地
端子ＧＮＤに接続されているものとする。
端子ＧＮＤに接続されているものとする。
動作について説明する。
Ｎｃｈ型であるＭＯＳトランジスタＭＮＩＩのゲートは
電源端子ＶＤＤへ接続されているので常にオンしている
。
電源端子ＶＤＤへ接続されているので常にオンしている
。
よって入力端子ＩＮＩＩから入力電流■１，１を入力す
ると、トランジスタＱｌ２がオンし、トランジスタＱｌ
ｌがベース電流を供給されて、コレクタから電流を吸い
込みはじめカレント・ミラー回路の入力側の動作を開始
する。ここで、制御端子Ｃｌｌの電位が電源端子ＶＤＤ
と同電位であり制御端子Ｃ１２の電位が接地端子ＧＮＤ
と同電位であるとすると、ＭＯＳトランジスタＭＮ１２
及びＭＮｌ５はオンし、ＭＯＳトランジスタＭＮ１３及
びＭＮｌ４はオフしている。よってトランジスタＱ１３
にベース電流が供給され出力端子０１１？ら出力電流Ｉ
０１１を吸い込むことになる。トランジスタＱ１４ぱ、
ＭＯＳトランジスタＭＮ１４がオフし、ＭＮ１５がオン
しているためベースの電位がほぼ接地端子ＧＮＤとほぼ
同電位であるため、オフしており出力端子０１２から出
力電流Ｉ０１２を吸い込まない。逆に、制御端子Ｃｌｌ
の電位が接地端子ＧＮＤと同電位で制御端子Ｃ１２の電
位が電源端子ｖＤＤと同電位である場合は、同様に出力
端子０１２から出力電流工。１２を吸い込み、出力端子
０１１から出力電流Ｉ。１１を吸い込まない。
ると、トランジスタＱｌ２がオンし、トランジスタＱｌ
ｌがベース電流を供給されて、コレクタから電流を吸い
込みはじめカレント・ミラー回路の入力側の動作を開始
する。ここで、制御端子Ｃｌｌの電位が電源端子ＶＤＤ
と同電位であり制御端子Ｃ１２の電位が接地端子ＧＮＤ
と同電位であるとすると、ＭＯＳトランジスタＭＮ１２
及びＭＮｌ５はオンし、ＭＯＳトランジスタＭＮ１３及
びＭＮｌ４はオフしている。よってトランジスタＱ１３
にベース電流が供給され出力端子０１１？ら出力電流Ｉ
０１１を吸い込むことになる。トランジスタＱ１４ぱ、
ＭＯＳトランジスタＭＮ１４がオフし、ＭＮ１５がオン
しているためベースの電位がほぼ接地端子ＧＮＤとほぼ
同電位であるため、オフしており出力端子０１２から出
力電流Ｉ０１２を吸い込まない。逆に、制御端子Ｃｌｌ
の電位が接地端子ＧＮＤと同電位で制御端子Ｃ１２の電
位が電源端子ｖＤＤと同電位である場合は、同様に出力
端子０１２から出力電流工。１２を吸い込み、出力端子
０１１から出力電流Ｉ。１１を吸い込まない。
また、制御端子Ｃｌｌ及びＣＩ２両方とも接地端子ＧＮ
Ｄと同電位であるとすると、同様に出力端子０１ １，
０１ ２から共に出力電流工。１１，■。１■を吸い込
まなくなる。
Ｄと同電位であるとすると、同様に出力端子０１ １，
０１ ２から共に出力電流工。１１，■。１■を吸い込
まなくなる。
本実施例の磁気記録書込電流切換回路では、従来例のよ
うに電流切換えに、バイポーラ・トランジスタを用いて
いないので、ベース電流分による誤差が生じない。また
、出力端子０１１，０１２から共に電流を吸い込まなく
した場合、本実施例の磁気記録書込電流切換回路では、
ＭＯＳトランジスタＭＮ１２及びＭＮ１４によってトラ
ンジスタＱ１３，Ｑ１４のベース電流を阻止しているた
めに、トランジスタＱｌ３，Ｑｌ４が飽和して、サブス
トレートへ定流が流れ込むということがない。さらに、
精度良く出力電流を吸い込むためには、従来例では約１
． ３ Ｖ必要であったが、本実施例の磁気記録書込電
流切換回路では、抵抗Ｒ１３又は抵抗Ｒｌ４での電圧降
下（約０．３Ｖ）とトランジスタＱ１３又はＱ１４の飽
和電圧（約０．５Ｖ）の和の電圧（約０．８Ｖ）以上に
出力端子電位を保てばよく、電流切換時の遷移時間をよ
り短くすることが出来る． 本実施例では、書込電流の精度をさらに向上させるため
に、ＭＯＳトランジスタＭＮＩＩを設けている．入力電
流Ｉ＋１１と出力電流工。１、の比が、ｌ二Ｎとすると
、トランジスタＱｌｌとトランジスタＱｌ３のエミッタ
・サイズの比がｌ二Ｎとし、抵抗ＲｌｌとＲ１３の比は
、Ｎ：１とする．この際トランジスタＱｌｌとＱ１３の
ベース電流の比もｌ：Ｎとなる。ここで，ＭＯＳトラン
ジスタＭＮＩＩとＭＮｌ２のそれぞれのゲート長をＬ，
１，Ｌ １２とし、ゲート幅をＷ＋，，ｗ，２とし、Ｗ
１１／ＬｌｌとＷ ｌ ２ ／ Ｌ ｌ ２の比をＮ：
ｌとすると、ＭＯＳトランジスタ，ＭＮＩＩとＭＮ１２
のオン抵抗の比も、Ｎ：１とする。このことと、前記ト
ランジスタＱｌｌとＱｌ３のベース電流の比が１二Ｎで
あることより、ＭＯＳトランジスタＭＮＩＩとＭＮ１２
のソース・ドレイン間の電圧降下は等しくなる。よって
トランジスタＱｌｌとＱｌ３のベース電位は等しく々り
、入力電流Ｉ Ｉｌｌと出力電流工。１１の比は、ｌ二
Ｎとなる． 第２図は本発明の他の実施例の回路図である。
うに電流切換えに、バイポーラ・トランジスタを用いて
いないので、ベース電流分による誤差が生じない。また
、出力端子０１１，０１２から共に電流を吸い込まなく
した場合、本実施例の磁気記録書込電流切換回路では、
ＭＯＳトランジスタＭＮ１２及びＭＮ１４によってトラ
ンジスタＱ１３，Ｑ１４のベース電流を阻止しているた
めに、トランジスタＱｌ３，Ｑｌ４が飽和して、サブス
トレートへ定流が流れ込むということがない。さらに、
精度良く出力電流を吸い込むためには、従来例では約１
． ３ Ｖ必要であったが、本実施例の磁気記録書込電
流切換回路では、抵抗Ｒ１３又は抵抗Ｒｌ４での電圧降
下（約０．３Ｖ）とトランジスタＱ１３又はＱ１４の飽
和電圧（約０．５Ｖ）の和の電圧（約０．８Ｖ）以上に
出力端子電位を保てばよく、電流切換時の遷移時間をよ
り短くすることが出来る． 本実施例では、書込電流の精度をさらに向上させるため
に、ＭＯＳトランジスタＭＮＩＩを設けている．入力電
流Ｉ＋１１と出力電流工。１、の比が、ｌ二Ｎとすると
、トランジスタＱｌｌとトランジスタＱｌ３のエミッタ
・サイズの比がｌ二Ｎとし、抵抗ＲｌｌとＲ１３の比は
、Ｎ：１とする．この際トランジスタＱｌｌとＱ１３の
ベース電流の比もｌ：Ｎとなる。ここで，ＭＯＳトラン
ジスタＭＮＩＩとＭＮｌ２のそれぞれのゲート長をＬ，
１，Ｌ １２とし、ゲート幅をＷ＋，，ｗ，２とし、Ｗ
１１／ＬｌｌとＷ ｌ ２ ／ Ｌ ｌ ２の比をＮ：
ｌとすると、ＭＯＳトランジスタ，ＭＮＩＩとＭＮ１２
のオン抵抗の比も、Ｎ：１とする。このことと、前記ト
ランジスタＱｌｌとＱｌ３のベース電流の比が１二Ｎで
あることより、ＭＯＳトランジスタＭＮＩＩとＭＮ１２
のソース・ドレイン間の電圧降下は等しくなる。よって
トランジスタＱｌｌとＱｌ３のベース電位は等しく々り
、入力電流Ｉ Ｉｌｌと出力電流工。１１の比は、ｌ二
Ｎとなる． 第２図は本発明の他の実施例の回路図である。
本実施例では、前実施例におけるトランジスタのベース
電流を断続するＭＯＳトランジスタＭＮ１ １，ＭＮＩ
２，ＭＮＩ ４をＰｃｈ型ＭＯＳトランジスタ，ＭＰ
２ １，ＭＰ２ ２，ＭＰ２ ３に代えた回路である． 動作原理等は、前実施例と同様であるが、ベース電流を
断続するＭＯＳトランジスタとベースと接地端子間を断
続するＭＯＳトランジスタに互いに異なる型のＭＯＳト
ランジスタを用いているため、インバータが必要なくな
っている．なお、本実施例におけるＰｃｈ型ＭＯＳトラ
ンジスタの閾値（ＶＴ）は、動作時のトランジスタＱ２
２のエミッタ電位より低くなければならない．また、両
実施例において、バイボーラ・トランジスタをＭＯＳト
ランジスタへ変更しても同等の効果が得られる。
電流を断続するＭＯＳトランジスタＭＮ１ １，ＭＮＩ
２，ＭＮＩ ４をＰｃｈ型ＭＯＳトランジスタ，ＭＰ
２ １，ＭＰ２ ２，ＭＰ２ ３に代えた回路である． 動作原理等は、前実施例と同様であるが、ベース電流を
断続するＭＯＳトランジスタとベースと接地端子間を断
続するＭＯＳトランジスタに互いに異なる型のＭＯＳト
ランジスタを用いているため、インバータが必要なくな
っている．なお、本実施例におけるＰｃｈ型ＭＯＳトラ
ンジスタの閾値（ＶＴ）は、動作時のトランジスタＱ２
２のエミッタ電位より低くなければならない．また、両
実施例において、バイボーラ・トランジスタをＭＯＳト
ランジスタへ変更しても同等の効果が得られる。
以上説明したように本発明は、バイボーラ・トランジス
タによって構戊されたカレント・ミラー回路の出力側ト
ランジスタ回路のベース電流をＭＯＳトランジスタを用
いて断続して、カレント・ミラーの出力電流を断続する
ことにより精度が良く、出力端子の電位が低くて済み、
出力電流をまったく流さないようにしてもサブストレー
トへ電流のもれ々い磁気記録書込電流切換回路を提供出
来る。
タによって構戊されたカレント・ミラー回路の出力側ト
ランジスタ回路のベース電流をＭＯＳトランジスタを用
いて断続して、カレント・ミラーの出力電流を断続する
ことにより精度が良く、出力端子の電位が低くて済み、
出力電流をまったく流さないようにしてもサブストレー
トへ電流のもれ々い磁気記録書込電流切換回路を提供出
来る。
第１図は本発明の磁気記録書込電流切換回路のー実施例
の回路図、第２図は本発明の磁気記録書込電流切換回路
の他の実施例の回路図、第３図は従来例の磁気記録書込
電流切換回路の回路図である．
の回路図、第２図は本発明の磁気記録書込電流切換回路
の他の実施例の回路図、第３図は従来例の磁気記録書込
電流切換回路の回路図である．
Claims (1)
- 【特許請求の範囲】 １、バイポーラ・トランジスタによって構成されたカレ
ント・ミラー回路において入力端子から直接又は、バイ
ポーラ・トランジスタのベース−エミッタ間を介して結
ばれた電位点からベース電流供給用ＭＯＳトランジスタ
を介して、前記カレント・ミラー回路の入力側トランジ
スタ及び出力側トランジスタのベースへベース出力が供
給され、かつ前記出力側トランジスタのベースと接地端
子の間にも他のＭＯＳトランジスタが接続され、前記入
力側トランジスタのベースに接続されたＭＯＳトランジ
スタは常にオンしており、同一の出力側トランジスタに
接続されている前記ベース電流供給用ＭＯＳトランジス
タとベースと接地端子間に接続されたＭＯＳトランジス
タが交互にオン、オフすることを特徴とする電流切換回
路。 ２、特許請求の範囲第一項に記載の磁気記録書込電流切
換回路において、入力側トランジスタに接続されている
ベース電流供給用ＭＯＳトランジスタのゲート長分のゲ
ート幅の値と、出力側トランジスタに接続されているベ
ース電流供給用ＭＯＳトランジスタのゲート長分のゲー
ト幅の値との比が入力電流と出力電流の比と同じである
ことを特徴とする電流切換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299341A JP2518068B2 (ja) | 1989-11-17 | 1989-11-17 | 電流切換回路 |
| US07/614,510 US5063310A (en) | 1989-11-17 | 1990-11-16 | Transistor write current switching circuit for magnetic recording |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299341A JP2518068B2 (ja) | 1989-11-17 | 1989-11-17 | 電流切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03160603A true JPH03160603A (ja) | 1991-07-10 |
| JP2518068B2 JP2518068B2 (ja) | 1996-07-24 |
Family
ID=17871300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1299341A Expired - Fee Related JP2518068B2 (ja) | 1989-11-17 | 1989-11-17 | 電流切換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5063310A (ja) |
| JP (1) | JP2518068B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5285121A (en) * | 1992-02-03 | 1994-02-08 | Nec Corporation | Current switching circuit |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002268A (en) * | 1993-01-08 | 1999-12-14 | Dynachip Corporation | FPGA with conductors segmented by active repeaters |
| US5355035A (en) * | 1993-01-08 | 1994-10-11 | Vora Madhukar B | High speed BICMOS switches and multiplexers |
| US7116253B2 (en) * | 2003-08-05 | 2006-10-03 | Stmicroelectronics N.V. | Radio frequency digital-to-analog converter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296820A (ja) * | 1985-06-25 | 1986-12-27 | Toshiba Corp | スイツチ用カレントミラ−回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4603291A (en) * | 1984-06-26 | 1986-07-29 | Linear Technology Corporation | Nonlinearity correction circuit for bandgap reference |
| JPS6177424A (ja) * | 1984-09-25 | 1986-04-21 | Fujitsu Ltd | Ｅｃｌ回路 |
| US4721866A (en) * | 1985-11-21 | 1988-01-26 | Digital Equipment Corporation | CMOS current switching circuit |
| JPS6474823A (en) * | 1987-09-17 | 1989-03-20 | Fujitsu Ltd | Emitter follower circuit |
| US4943743A (en) * | 1988-03-24 | 1990-07-24 | Motorola, Inc. | TTL to ECL input buffer |
| US4897564A (en) * | 1988-12-27 | 1990-01-30 | International Business Machines Corp. | BICMOS driver circuit for high density CMOS logic circuits |
| US4910480A (en) * | 1989-07-25 | 1990-03-20 | Tektronix, Inc. | Hierarchical current amplifier |
-
1989
- 1989-11-17 JP JP1299341A patent/JP2518068B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-16 US US07/614,510 patent/US5063310A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296820A (ja) * | 1985-06-25 | 1986-12-27 | Toshiba Corp | スイツチ用カレントミラ−回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5285121A (en) * | 1992-02-03 | 1994-02-08 | Nec Corporation | Current switching circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5063310A (en) | 1991-11-05 |
| JP2518068B2 (ja) | 1996-07-24 |
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|---|---|---|---|
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