JPH0322619A - ディジタル論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は情報処理装置に使用されるディジタル論理回路
に関する。

［従来の技術］ 従来のディジタル論理回路として．第４図に示されるよ
うな，　　Ｅ　Ｃ　Ｌ　（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌ
ｅｄ　Ｌｏｇｉｃ　）回路１０４が知られている。定電
流源１１１は常に一定電流Ｉを流すようになっており，
入力Ａ，Ｂの電圧と第１の，基準電圧源２の電圧とを比
較し．高い方の電圧値を有するトランジスタのコレクタ
ーエミッタ間に前記一定電流Ｉが流れる。

入力Ａ，Ｂが第１の基準電圧２より高電圧（Ｈレヘル）
の時は．第８のトランジスタＱｌｌ，Ｑ１２のコレクタ
ーエミッタ間に一定電流Ｉが流れ，第５の抵抗Ｒｌｌを
介して第１の電源１から供給されるため．第８のトラン
ジスタＱｌｌ，Ｑ１２のコレクタ１１の電圧は低いレベ
ル（Ｌレベル）となり，第１の電源１から第６の抵抗Ｒ
１２を介して電流の流れない第９のトランジスタＱ１３
のコレクタ１２の電圧は第１の電源１の電圧と同じ高い
電圧（Ｈレベル）となる。

入力Ａ，Ｂの電圧がいずれも第１の基準電圧源２より低
い場合には，第８のトランジスタＱ１１、Ｑ１２には電
流が流れず，第９のトランジスタＱ１３に電流が流れ，
同じ原理により第８のトランジスタＱｌｌ，Ｑ１２のコ
レクタ１ｌは第１の電源１と同じ電圧（Ｈレベル）第９
のトランジスタＱ１３のコレクタ１２の電圧は低い電圧
（Ｌレベル）となる。

エミッタフォロア−回路である第１０のトランジスタＱ
１４と第７の抵抗Ｒ１３および第１１のトランジスタＱ
１５と第８の抵抗Ｒ１４は．べ一スに接続されている第
８のトランジスタＱ１１，Ｑ１２のコレクタ１１および
第９のトランジスタＱ１３のコレクタ１２の電位よりベ
ースーエミッタ間順方向電圧分電圧を下げた電圧を出力
１３および出力１４に出力する。

従って，ベース電圧が高い電圧のときは高い電圧（Ｈレ
ベル），低い電圧の時は低い電圧（Ｌレベル）を出力す
る。

以上の関係をレベルＨとＬにて示すと次のようになる。

ここで，Ｈレベルを“０１．Ｌレベルを“１１と定義す
ると，入力Ａ，Ｂと出力である１３と１４の関係から，
本ゲート回路はＡＮＤ／ＮＡＮＤ回路となる。

第４図の回路により，（Ａ−Ｂ）　　　（Ｃ−Ｄ）の出
力と（Ａ−Ｂ）＋　（Ｃ−Ｄ）の出力を得る場合には，
第５図に示す回路が必要となった。

［発明が解決しようとする課題］ 上述した従来のゲート回路はＡＮＤ／ＮＡＮＤ回路であ
り．全ての論理を構成できるが，トランジスタ数，抵抗
数が多いとか，ゲート数が多くなるために消費電力が増
えるという欠点があった。

［課題を解決するための手段］ 本発明の第１の態様によるディジタル論理回路は， 第１の電流源と，第１の電流源にエミッタが接続され，
ベースが第１の入力に接続された単数もしくはコレクタ
間が接続された複数の第１のトランジスタと，第１の電
流源にエミッタが接続され，ベースが第１の基準電圧源
に接続された第２のトランジスタとから構成される第１
のゲートと；第２の定電流源と，第２の電流源にエミッ
タが接続され．ベースが第２の入力に接続された単数も
しくは各コレクタ間が接続された第３のトランジスタと
，第２の定電流源にエミッタが接続され、ベースが第１
の基準電圧源に接続された第４のトランジスタとから構
成される第２のゲートと；一端が前記第２のトランジス
タのコレクタと第４のトランジスタのコレクタとに接続
され，他端が第１の電源に接続された第１の抵抗と；一
端が第２の電源に接続された第２の抵抗と．第２の抵抗
の他端にエミッタが接続され，ベースが第１の抵抗の一
端に接続され，コレクタが第１の電源に接続された第５
のトランジスタと．エミッタが第５のトランジスタのエ
ミッタに接続され，ヘー．スが第２の基準電圧源に接続
された第６のトランジスタと，一端が第６のトランジス
タのコレクタに接続され，他端が第１の電源に接続され
た第３の抵抗と，一端が第２の電源に接続された第４の
抵抗と，エミッタが第４の抵抗の他端に接続され．ベー
スが第６のトランジスタのコレクタに接続され，コレク
タが第１の電原に接続された第７のトランジスタとから
なる第３のゲートと；から構成される。

本発明の第２の態様によるディジタル論理回路は， 第１の電流源と，第１の電流源にエミッタが接続され．
ベースが第１の入力に接続された単数もしくはコレクタ
間が接続された複数の第１のトランジスタと．第１の電
流源にエミッタが接続され，ベースが第１の基準電圧源
に接続された第２のトランジスタとから構威される第１
のゲートと；第２の定電流源と，第２の電流源にエミッ
タが接続され．ベースが第２の入力に接続された単数も
しくは各コレクタ間が接続された第３のトランジスタと
．第２の定電流源にエミッタが接続され，ベースが第１
の基準電圧源に接続された第４のトランジスタとから構
成される第２のゲートと；一端が前記第１のトランジス
タのコレクタと第４のトランジスタのコレクタとに接続
され，他端が第１の電源に接続された第１の抵抗と；一
端が第２の電源に接続された第２の抵抗と，第２の抵抗
の他端にエミッタが接続され，ベースが第１の抵抗の一
端に接続され，コレクタが第１の電源に接続された第５
のトランジスタと，エミッタが第５のトランジスタのエ
ミッタに接続され，ベースが第２の基準電圧源に接続さ
れた第６のトランジスタと，一端が第６のトランジスタ
のコレクタに接続され，他端が第１の電源に接続された
第３の抵抗と，一端が第２の電源に接続された第４の抵
抗と，エミッタが第４の抵抗の他端に接続され．ベース
が第６のトランジスタのコレクタに接続され．コレクタ
が第１の電源に接続された第７のトランジスタとからな
る第３のゲートと；から構成される。

本発明の第３の態様によるディジタル論理回路は． 第１の電流源と，第１の電流源にエミッタが接続され．
ベースが第１の入力に接続された単数もしくはコレクタ
間が接続された複数の第１のトランジスタと，第１の電
流源にエミッタが接続され，ベースが第１の基準電圧源
に接続された第２のトランジスタとから構成される第１
のゲートと；第２′の定電流源と，第２の電流源にエミ
ッタが接続され，ベースが第２の入力に接続された単数
もしくは各コレクタ間が接続された第３のトランジスタ
と，第２の定電流源にエミッタが接続され．ベースが第
１の基準電圧源に接続された第４のトランジスタとから
構成される第２のゲートと；一端が前記第１のトランジ
スタのコレクタと第３のトランジスタのコレクタとに接
続され，他端が第１の電源に接続された第１の抵抗と；
一端が第２の電源に接続された第２の抵抗と，第２の抵
抗の他端にエミッタが接続され，ベースが第１の抵抗の
一端に接続され，コレクタが第１の電源に接続された第
５のトランジスタと，エミッタが第５のトランジスタの
エミッタに接続され、ベースが第２の基準電圧源に接続
された第６のトランジスタと，一端が第６のトランジス
タのコレクタに接続され，他端が第１の電源に接続され
た第３の抵抗と，一端が第２の電源に接続された第４の
抵抗と，エミッタが第４の抵抗の他端に接続され，ベー
スが第６のトランジスタのコレクタに接続され，コレク
タが第１の電源に接続された第７のトランジスタとから
なる第３のゲートと；から構成される。

［実施例］ 第１図は本発明の第１の実施例によるディジタル論理回
路を示す回路である。

第１のゲート１０１の構造は次のようになっている。第
１のトランジスタＱｌ．Ｑ２のエミッタが第１の定電流
源ｌ１に接続され，そのベースが入力Ａ，Ｂに接続され
．コレクタ間が接続されている。第２のトランジスタＱ
３のエミッタは第１の定電流源Ｉｌに接続され，そのベ
ースが第１の基準電圧源２に接続されている。

第２のゲート１０２は次のようになっている。

第３のトランジスタＱ４，Ｑ５のエミッタは第２の定電
流源■２に接続され，そのベースが入力Ｃ．Ｄに接続さ
れ，コレクタ間が接続されている。第４のトランジスタ
Ｑ６のエミッタは第２の定電流源Ｉ２に接続され，その
ベースが第１の基準電圧源２に接続されている。

第１の抵抗Ｒ１については後述する。

第３のゲート１０３は次のようになっている。

第５のトランジスタＱ７のエミッタは第２の抵抗Ｒ２の
一端５に接続され，そのコレクタは第１の電源１に接続
されている。第２の抵抗Ｒ２の他端は第２の電源ＶＥＥ
に接続されている。第６のトランジスタＱ８のエミッタ
は第２の抵抗Ｒ２のー端５に接続され，そのベースは第
２の基準電圧源３に接続され，そのコレクタは第３の抵
抗Ｒ３の一端に接続されている。第３の抵抗Ｒ３の他端
は第１の＠ｉｌｉ？’ｌに接続されている。第７のトラ
ンジスタのエミッタは第４の抵抗Ｒ４の一端４に接続さ
れ．そのベースは第６のトランジスタのコレクタに接続
され，そのコレクタは第１の電源１に接続されている。

第４の抵抗Ｒ４の他端は第２の電源ＶＥＥに接続されて
いる。

ここで，第１のゲート１０１の第１のトランジスタＱｌ
，Ｑ２のコレクタは第１の電源１に接続され．第２のト
ランジスタＱ３のコレクタは第１の抵抗Ｒ１の端子６に
接続されている。第２のゲ−｝１０２の第３のトランジ
スタＱ４．Ｑ５のコレクタは第１の電源１に接続され，
第４のトランジスタＱ６のコレクタは第１の抵抗Ｒ１の
端子６に接続されている。第１の抵抗Ｒ１の他の端子は
第１の電源１に接続されている。

次に第１の実施例の動作について説明する。

第１のゲート１０１と第２のゲート１０２の動作は，従
来のＥＣＬ回路と同様である。入力Ａ，Ｂ又はＣ，Ｄの
電圧と第１の基準電圧源２の電圧とを比較し，入力側電
圧が高い（Ｈレベル）時は第１のトランジスタＱｌ，Ｑ
２，　第３のトランジスタＱ４．Ｑ５に一定電流Ｉが流
れ，低い（Ｌレベル）時は第２のトランジスタＱＢ，第
４のトランジスタＱ６に一定電流■が流れる。

ここで．第２のトランジスタＱ３と第４のトランジスタ
Ｑ６に電流が流れない場合．第１の抵抗Ｒ１の一端６は
第１の電源１と同じ電圧となり，いずれか一方のトラン
ジスタに一定電流Ｉが流された場合．第１の抵抗Ｒ１の
一端６は電圧降下した低い電圧（Ｌレベル）となり．両
方のトランジスタに各々一定電流Ｉが流れた場合，第１
の抵抗Ｒ１の一端６はＬレベルよりさらに低い電圧（Ｌ
Ｌレベル）となる。

第３のゲート１０３については，第５のトランジスタＱ
７のベース入力である第１の抵抗の一端６の電圧と第２
の基準電圧源３とを比較して，高い方のトランジスタに
電流が流れる。第２の基準電圧源３の電圧は第１の抵抗
Ｒ１の一端６のＬレベルとＬＬレベルの中間の値に設定
されている。

第６のトランジスタＱ８に電流が流れない場合に第３の
抵抗Ｒ３の一端は第１の電源１と同じ電位となり，第７
のトランジスタＱ９のエミッタ４に第１の電源１よりト
ランジスタのベースーエミッタ間順方向電圧（　Ｖ　Ｂ
＋！）分だけ電圧降下した電圧（Ｈレベル）を出力し，
第６のトランジスタＱ８に電流が流れた場合には，第３
の抵抗の一端は電圧降下した電圧値となり，第７のトラ
ンジスタＱ９のエミッタ４に，さらにＶＢＢ分だけ電圧
降下した電圧（Ｌレベル）を出力する。

従って，第１の抵抗Ｒ１の一端６がＨレベルの場合は，
第５のトランジスタＱ７に電流が流れ．そのエミッタ５
にＶＢＩＩ分だけ電圧降下した電圧（Ｈレベル）を出力
し．第６のトランジスタＱ８には電流が流れないために
第７のトランジスタＱ９のエミッタ４はＨレベルを出力
する。

第１の抵抗Ｒ１の一端６の電圧がＬレベルの時には．第
２の基準電圧源３の電圧より大きいので，第５のトラン
ジスタＱ７に電流が流れ．エミッタ５に第１の抵抗Ｒ１
の一端６のＬレベルよりｖａｇ分だけ電圧降下した電圧
（Ｌレベル）を出力し，第６のトランジスタＱ８には電
流が流れないために．第７のトランジスタＱ９のエミッ
タ４にＨレベルを出力する。

第１の抵抗Ｒ１の一端６の電圧がＬＬレベルの時には，
第５のトランジスタＱ７には電流が流れず，第６のトラ
ンジスタＱ８に電流が流れ，第７のトランジスタＱ９の
エミッタ４はＬレベルを出力し，第６のトランジスタＱ
８のエミッタ４は第２の基準電圧源の電圧よりＶＢＥ分
だけ電圧降下した値であるがＬレベルと定義できる電圧
値を出力する。

以上の関係をレベルで示すと第１表のようになる。

以下余白 第　　１ 表 Ｈレベルを“０”，Ｌレベルを“１”とすれば，出力４
には（Ａ◆Ｂ）　　　（Ｃ●Ｄ）が，出力５には（Ａ−
Ｂ）＋　（Ｃ−Ｄ）が出力される。

第２図を参照すると，本発明の第２の実施例によるディ
ジタル論理回路は．第１の抵抗Ｒ１の接続関係が相違し
ている点を除いて，第１図に示したものと同様の構成を
有する。従って，第１図と同様の構成を有するものには
同一参照符号を付し，それらの構成については説明を省
略し，第１図のものと相違している部分についてのみ説
明する。

第１のゲート１０１の第２のトランジスタＱ３のコレク
タは第１の電源１に接続され，第１のトランジスタＱｌ
，Ｑ２のコレクタは第１の抵抗Ｒ１の端子６に接続され
ている。第２のゲート１０２の第３のトランジスタＱ４
，Ｑ５のコレクタは第１の電源１に接続され，第４のト
ランジスタＱ６のコレクタは第１の抵抗Ｒ１の端子６に
接続されている。第１の抵抗Ｒ１の他の端子は第１の電
源１に接続されている。

次に第２の実施例の動作について説明する。

第１のゲート１０１と第２のゲート１０２の動作は従来
のＥＣＬ回路と同様である。入力Ａ，　　Ｂ又はＣ，Ｄ
の電圧と第１の基準電圧源２の電圧とを比較し，入力側
電圧が高い（Ｈレベル）時は第１のトランジスタＱｌ，
Ｑ２．第３のトランジスタＱ４，Ｑ５に一定電流Ｉが流
れ，低い（Ｌレベル）時は第２のトランジスタＱ３．第
４のトランジスタＱ６に一定電流Ｉが流れる。

ここで．第１のトランジスタＱｌ，Ｑ２と第４のトラン
ジスタＱ６に電流が流れない場合，第１の抵抗Ｒ１の一
端６は第１の電源１と同じ電圧となり，いずれか一方の
トランジスタに一定電流Ｉが流れた場合，第１の抵抗Ｒ
１の一端６は電圧降下した低い電圧（Ｌレベル）となり
，両方のトランジスタに各々一定電流ｌが流れた場合．
第１の抵抗Ｒ１の一端６はＬレベルよりさらに低い電圧
（ＬＬレベル）となる。

第３のゲート１０３については，上述した第１の実施例
と同様なのでその動作説明については省略する。

以上の関係をレベルで示すと第２表のようになる。

以下余白 第　　２　　表 Ｈレベルを’０’，Ｌレベルを“１”とすれば，出力４
には（Ａ◆Ｂ）　　　（Ｃ−Ｄ）が，出力５には（一λ
７）＋　（Ｃ　−　Ｄ）が出力される。

第３図を参照すると，本発明の第３の実施例によるディ
ジタル論理回路は，第２の実施例と同様に，第１の抵抗
Ｒ１の接続関係が相違している点を除いて，第１図に示
したものと同様の構戊を有する。従って，第１図と同様
の構成を有するものには同一参照符号を付し，それらの
構成については説明を省略し，第１図のものと相違して
いる部分についてのみ説明する。

第１のゲート１０１の第２のトランジスタＱ３のコレク
タは第１の電源１に接続され，第１のトランジスタＱｌ
，．Ｑ２のコレクタは第１の抵抗Ｒ１の端子６に接続さ
れている。第２のゲート１０２の第４のトランジスタＱ
６のコレクタは第１の電源１に接続され，第３のトラン
ジスタＱ４，Ｑ５のコレクタは第１の抵抗Ｒ１の端子６
に接続されている。第１の抵抗Ｒ１の他の端子は第１の
電源１に接続されている。

次に第３の実施例の動作について説明する。

第１のゲート１０１と第２のゲート１０２の動作は従来
のＥＣＬ回路と同様である。入力Ａ，　　Ｂ又はＣ，Ｄ
の電圧と第１の基準電圧源２の電圧とを比較し，入力側
電圧が高い（Ｈレベル）時は第１のトランジスタＱｌ，
Ｑ２，第３のトランジスタＱ４．Ｑ５に一定電流Ｉが流
れ．低い（Ｌレベル）時は第２のトランジスタＱ３．８
４のトランジスタＱ６に一定電流Ｉが流れる。

ここで，第１のトランジスタＱｌ，Ｑ２と第３のトラン
ジスタＱ４，Ｑ５に電流が流れない場合，第１の抵抗Ｒ
１の一端６は第１の電源１と同じ電圧となり，いずれか
一方のトランジスタに一定電流■が流れた場合．第１の
抵抗Ｒ１の一端６は電圧降下した低い電圧（Ｌレベル）
となり．両方のトランジスタに各々一定電流■が流れた
場合，第１の抵抗Ｒ１の一端６はＬレベルよりさらに低
い電圧（Ｌレベル）となる。

第３のゲート１０３については，上述した第１の実施例
と同様なので、その動作説明については省略する。

以上の関係をレベルで示すと第３表のようになる。

以下余白 第３表 Ｈレベルを“Ｏ”，Ｌレベルを′１“とすれば，出力４
には（ＴＴＴ）　　（で了Ｔ）　カ，　出力５　１，：
は（Ａ−Ｂ）＋　（Ｃ−Ｄ）が出力される。

［発明の効果］ 以上説明したように本発明によれば，抵抗数，トランジ
スタ数，消費電力を削減できるという効果がある。

以下余白

【図面の簡単な説明】

第１図は本発明の第１の実施例によるディジタル論理回
路を示す回路図，第２図は本発明の第２の実施例による
ディジタル論理回路を示す回路図，第３図は本発明の第
３の実施例によるディジタル論理回路を示す回路図．第
４図は従来のディジタル論理回路を示す回路図，第５図
は第４図に示す回路を使用して特定の論理演算を実行す
る回路を示す回路図である。 １・・・第１の電源．２・・・第１の基準電圧源，３・
・・第２の基準電圧源，４・・・第７のトランジスタＱ
９のエミッタの出力，５・・・第２の抵抗Ｒ２の一端の
出力，ＶＥＥ・・・第２の電源．Ｑｌ，Ｑ２・・・第１
のトランジスタ．Ｑ３・・・第２のトランジスタ，Ｑ４
．Ｑ５・・・第３のトランジスタ，Ｑ６・・・第４のト
ランジスタ，Ｑ７・・・第５のトランジスタ．Ｑ８・・
・第６のトランジスタ．Ｑ９・・・第７のトランジスタ
，Ｒｌ・・・第１の抵抗，Ｒ２・・・第２の抵抗，Ｒ３
・・・第３の抵抗．Ｒ４・・・第４の抵抗，ＩＩ・・・
第１の電流源、寸 ＼ ■ 第３図 （） Ｌコ 寸 Ｕ） ｑ１ ｑコ

Claims (1)

1. 【特許請求の範囲】 １、第１の定電流源と、前記第１の定電流源にエミッタ
   が接続され、ベースが第１の入力に接続された単数もし
   くは各コレクタ間が接続された複数の第１のトランジス
   タと、前記第１の定電流源にエミッタが接続され、ベー
   スが第１の基準電圧源に接続された第２のトランジスタ
   とから構成される第１のゲートと； 第２の定電流源と、前記第２の定電流源にエミッタが接
   続され、ベースが第２の入力に接続された単数もしくは
   各コレクタ間が接続された複数の第３のトランジスタと
   、前記第２の定電流源にエミッタが接続され、ベースが
   前記第１の基準電圧源に接続された第４のトランジスタ
   とから構成される第２のゲートと； 一端が前記第２のトランジスタのコレクタと前記第４の
   トランジスタのコレクタとに接続され、他端が第１の電
   源に接続された第１の抵抗と；一端が第２の電源に接続
   された第２の抵抗と、前記第２の抵抗の他端にエミッタ
   が接続され、ベースが前記第１の抵抗の一端に接続され
   、コレクタが前記第１の電源に接続された第５のトラン
   ジスタとエミッタが前記第５のトランジスタのエミッタ
   に接続され、ベースが第２の基準電圧源に接続された第
   ６のトランジスタと、一端が前記第６のトランジスタの
   コレクタに接続され、他端が前記第１の電源に接続され
   た第３の抵抗と、一端が前記第２の電源に接続された第
   ４の抵抗と、エミッタが前記第４の抵抗の他端に接続さ
   れ、ベースが前記第６のトランジスタのコレクタに接続
   され、コレクタが前記第１の電源に接続された第７のト
   ランジスタとからなる第３のゲートと； を有するディジタル論理回路。 ２、第１の定電流源と、前記第１の定電流源にエミッタ
   が接続され、ベースが第１の入力に接続された単数もし
   くは各コレクタ間が接続された複数の第１のトランジス
   タと、前記第１の定電流源にエミッタが接続され、ベー
   スが第１の基準電圧源に接続された第２のトランジスタ
   とから構成される第１のゲートと； 第２の定電流源と、前記第２の定電流源にエミッタが接
   続され、ベースが第２の入力に接続された単数もしくは
   各コレクタ間が接続された複数の第３のトランジスタと
   、前記第２の定電流源にエミッタが接続され、ベースが
   前記第１の基準電圧源に接続された第４のトランジスタ
   とから構成される第２のゲートと； 一端が前記第１のトランジスタのコレクタと前記第４の
   トランジスタのコレクタとに接続され、他端が第１の電
   源に接続された第１の抵抗と；一端が第２の電源に接続
   された第２の抵抗と、前記第２の抵抗の他端にエミッタ
   が接続され、ベースが前記第１の抵抗の一端に接続され
   、コレクタが前記第１の電源に接続された第５のトラン
   ジスタと、エミッタが前記第５のトランジスタのエミッ
   タに接続され、ベースが第２の基準電圧源に接続された
   第６のトランジスタと、一端が前記第６のトランジスタ
   のコレクタに接続され、他端が前記第１の電源に接続さ
   れた第３の抵抗と、一端が前記第２の電源に接続された
   第４の抵抗と、エミッタが前記第４の抵抗の他端に接続
   され、ベースが前記第６のトランジスタのコレクタに接
   続され、コレクタが前記第１の電源に接続された第７の
   トランジスタとからなる第３のゲートと；を有するディ
   ジタル論理回路。 ３、第１の定電流源と、前記第１の定電流源にエミッタ
   が接続され、ベースが第１の入力に接続された単数もし
   くは各コレクタ間が接続された複数の第１のトランジス
   タと、前記第１の定電流源にエミッタが接続され、ベー
   スが第１の基準電圧源に接続された第２のトランジスタ
   とから構成される第１のゲートと； 第２の定電流源と、前記第２の定電流源にエミッタが接
   続され、ベースが第２の入力に接続された単数もしくは
   各コレクタ間が接続された複数の第３のトランジスタと
   、前記第２の定電流源にエミッタが接続され、ベースが
   前記第１の基準電圧源に接続された第４のトランジスタ
   とから構成される第２のゲートと； 一端が前記第１のトランジスタのコレクタと前記第３の
   トランジスタのコレクタとに接続され、他端が第１の電
   源に接続された第１の抵抗と；一端が第２の電源に接続
   された第２の抵抗と、前記第２の抵抗の他端にエミッタ
   が接続され、ベースが前記第１の抵抗の一端に接続され
   、コレクタが前記第１の電源に接続された第５のトラン
   ジスタと、エミッタが前記第５のトランジスタのエミッ
   タに接続され、ベースが第２の基準電圧源に接続された
   第６のトランジスタと、一端が前記第６のトランジスタ
   のコレクタに接続され、他端が前記第１の電源に接続さ
   れた第３の抵抗と、一端が前記第２の電源に接続された
   第４の抵抗と、エミッタが前記第４の抵抗の他端に接続
   され、ベースが前記第６のトランジスタのコレクタに接
   続され、コレクタが前記第１の電源に接続された第７の
   トランジスタとからなる第３のゲートと；を有するディ
   ジタル論理回路。