JPS6229216A - シユミツト回路 - Google Patents
シユミツト回路Info
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- JPS6229216A JPS6229216A JP60167346A JP16734685A JPS6229216A JP S6229216 A JPS6229216 A JP S6229216A JP 60167346 A JP60167346 A JP 60167346A JP 16734685 A JP16734685 A JP 16734685A JP S6229216 A JPS6229216 A JP S6229216A
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- resistor
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- emitter
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシュミット回路のしきい値設定手段に関する。
本発明は、エミッタ結合論理のシュミット回路において
、 エミッタ結合されたトランジスタの内の電源電位に接続
されたトランジスタのコレクタと共通電位との間に定電
流源を挿入することにより、正方向および負方向のしき
い値電圧を任意に設定することができるようにしたもの
である。
、 エミッタ結合されたトランジスタの内の電源電位に接続
されたトランジスタのコレクタと共通電位との間に定電
流源を挿入することにより、正方向および負方向のしき
い値電圧を任意に設定することができるようにしたもの
である。
従来例回路を第４図に示す。この回路は抵抗Ｒ０〜Ｒ５
と、トランジスタＱ、〜Ｑ、と、入力端子１と、出力端
子２と、定電流源用電源端子３と、高位側１Ｅ源端子４
と、低位側電源端子５とを備える。この回路は一般的に
エミッタ結合論理（以下、ＥＣＬという。）におけるシ
ュミット回路として用いられ、その場合に、高位側電源
端子４はアースに、また低位側電源端子５は負の電源に
接続されることが多い。また、定電流源用電源端子３と
トランジスタＱ、および抵抗Ｒ４により定電流源を構成
している。
と、トランジスタＱ、〜Ｑ、と、入力端子１と、出力端
子２と、定電流源用電源端子３と、高位側１Ｅ源端子４
と、低位側電源端子５とを備える。この回路は一般的に
エミッタ結合論理（以下、ＥＣＬという。）におけるシ
ュミット回路として用いられ、その場合に、高位側電源
端子４はアースに、また低位側電源端子５は負の電源に
接続されることが多い。また、定電流源用電源端子３と
トランジスタＱ、および抵抗Ｒ４により定電流源を構成
している。
さて、入力端子１が「Ｌ」レベルのときに、トランジス
タＱ、はオフ状態にあり、トランジスタＱ３はオン状態
にあり、出力端子２はｒＬＪレベルを示している。この
ときに、抵抗ＲＩにはトランジスタＱ２へのベース電流
しか流れないので、端子２の電位は高位側電源（約ＯＶ
）とほぼ等しい、したがって、入力の正方向しきい値電
圧■？は次のように設定される。
タＱ、はオフ状態にあり、トランジスタＱ３はオン状態
にあり、出力端子２はｒＬＪレベルを示している。この
ときに、抵抗ＲＩにはトランジスタＱ２へのベース電流
しか流れないので、端子２の電位は高位側電源（約ＯＶ
）とほぼ等しい、したがって、入力の正方向しきい値電
圧■？は次のように設定される。
Ｖ ｔ” ＝Ｖ ｍｅｔ −（１
）ここで、Ｖ ＭＥｔはトランジスタＱ２のベース・エ
ミッタ間電圧である。
）ここで、Ｖ ＭＥｔはトランジスタＱ２のベース・エ
ミッタ間電圧である。
入力端子ｌの入力電圧レベルが上昇し、正方向しきい値
電圧Ｖ７”を越えると、トランジスタＱ。
電圧Ｖ７”を越えると、トランジスタＱ。
にコレクタ電流が流れるので、正帰還作用によりトラン
ジスタＱ、がオン状態になり、トランジスタＱ、がオフ
状態になり、出力端子４はｒＨＪレベルに切り換わる。
ジスタＱ、がオン状態になり、トランジスタＱ、がオフ
状態になり、出力端子４はｒＨＪレベルに切り換わる。
このときに、抵抗Ｒ１にトランジスタＱ１のコレクタ電
流が流れて抵抗Ｒ１の両端に電位差■。が生じるので、
入力の負方向しきい値電゛圧Ｖ７−は Ｖ、−＝−Ｖ□−ＶＩＩＥ□ −（２＋に
設定される。
流が流れて抵抗Ｒ１の両端に電位差■。が生じるので、
入力の負方向しきい値電゛圧Ｖ７−は Ｖ、−＝−Ｖ□−ＶＩＩＥ□ −（２＋に
設定される。
また、ヒステリシス幅は
Ｖ７“−■Ｔ−寓■□ −（３）になる
。
。
しかし、このような従来例シュミット回路では、正方向
しきい値電圧を任意に設定することができない欠点があ
る。したがってＥＣＬで構成された回路の出力端子を直
接シュミット回路の入力端子へ接続することができない
。
しきい値電圧を任意に設定することができない欠点があ
る。したがってＥＣＬで構成された回路の出力端子を直
接シュミット回路の入力端子へ接続することができない
。
本発明はこのような欠点を解決するもので、正方向およ
び負方向のしきい値電圧を任意に設定することができる
シュミット回路を提供することを目的とする。
び負方向のしきい値電圧を任意に設定することができる
シュミット回路を提供することを目的とする。
本発明は、入力端子と、ベースに入力端子が接続され、
エミッタが第一の定電流源を介して共通電位に接続され
た第一のトランジスタと、この第一のトランジスタのコ
レクタと電源電位間に接続された抵抗と、上記第一のト
ランジスタのコレクタにベースが接続され、コレクタが
電源電位に接続された第二のトランジスタと、この第二
のトランジスタのエミッタにベースが接続され、エミッ
タが上記第一のトランジスタのエミッタに接続された第
三のトランジスタと、この第三のトランジスタのコレク
タに接続された出力端子とを備えたシュミット回路にお
いて、上記第二のトランジスタのベースと共通電位間に
第二の定電流源を備えたことを特徴とする。
エミッタが第一の定電流源を介して共通電位に接続され
た第一のトランジスタと、この第一のトランジスタのコ
レクタと電源電位間に接続された抵抗と、上記第一のト
ランジスタのコレクタにベースが接続され、コレクタが
電源電位に接続された第二のトランジスタと、この第二
のトランジスタのエミッタにベースが接続され、エミッ
タが上記第一のトランジスタのエミッタに接続された第
三のトランジスタと、この第三のトランジスタのコレク
タに接続された出力端子とを備えたシュミット回路にお
いて、上記第二のトランジスタのベースと共通電位間に
第二の定電流源を備えたことを特徴とする。
本発明では、
Ｖ７” ＝ Ｉ ＩＲ１１Ｖ８Ｅ＋２
ＶＴ−＝ （ＩＩ十Ｉｆ）Ｒ１１ＶＢＥ＋□ここで、
ｖ、” −正方向のしきい値電圧、
■Ｔ−・−・負方向のしきい値電圧、
■１−第二の定電流電による電流、
Ｌ’ −ｍ−第一のトランジスタのコレクタ電流、Ｒ
１１・−抵抗、 ｖ！＋！１□−・第二のトランジスタのペースエミッタ
間電圧 である。
１１・−抵抗、 ｖ！＋！１□−・第二のトランジスタのペースエミッタ
間電圧 である。
すなわち、正方向しきい値電圧ｙ 、 ＋は抵抗Ｒ１Ｉ
と電流■１により、負方向しきい値電圧ＶＴ−は抵抗Ｒ
０と電流■１および■２により任意に設定することがで
きる。
と電流■１により、負方向しきい値電圧ＶＴ−は抵抗Ｒ
０と電流■１および■２により任意に設定することがで
きる。
以下、本発明実施例回路を図面に基づいて説明する。
第１図は、第一実施例回路の構成を示す回路接続図であ
る。第２図は第二実施例回路の構成を示す回路接続図で
ある。第３図は第一実施例回路の入力と出力との間の関
係を示す特性図である。
る。第２図は第二実施例回路の構成を示す回路接続図で
ある。第３図は第一実施例回路の入力と出力との間の関
係を示す特性図である。
まず、第一実施例回路の構成を第１図に基づいて説明す
る。
る。
高位側電源端子１４は、抵抗Ｒ１＋を介してトランジス
タＱＩＩのコレクタ、トランジスタｑ＋ｚのベースおよ
びトランジスタＱＩ６のコレクタに接続され、またトラ
ンジスタＱ１２のコレクタに接続され、また抵抗Ｒ１□
を介してトランジスタＱｌｆｆのコレクタおよびトラン
ジスタＱｌ、のベースに接続され、さらにトランジスタ
ＱＩＳのコレクタに接続される。
タＱＩＩのコレクタ、トランジスタｑ＋ｚのベースおよ
びトランジスタＱＩ６のコレクタに接続され、またトラ
ンジスタＱ１２のコレクタに接続され、また抵抗Ｒ１□
を介してトランジスタＱｌｆｆのコレクタおよびトラン
ジスタＱｌ、のベースに接続され、さらにトランジスタ
ＱＩＳのコレクタに接続される。
低位側電源端子１５は、抵抗ＲＩ４を介してトランジス
タＱ＋４のエミッタに接続され、また抵抗Ｒ１＆を介し
てトランジスタＱ１６のエミッタに接続され、また抵抗
Ｒ１ｆｆを介してトランジスタＱｌｆｆのベースおよび
トランジスタＱＩ！のエミッタに接続され、さらに抵抗
ＲＩ５を介してトランジスタＱ、ｓのエミッタおよび出
力端子１２に接続される。入力端子１１はトランジスタ
Ｑｌ＋のベースに接続され、トランジスタＱ目のエミッ
タはトランジスタＱ１３のエミッタおよびトランジスタ
Ｑ、のコレクタに接続され、トランジスタＱ、４のベー
スおよびトランジスタＱＩ６のベースは定電流源用電源
端子１３に接続される。
タＱ＋４のエミッタに接続され、また抵抗Ｒ１＆を介し
てトランジスタＱ１６のエミッタに接続され、また抵抗
Ｒ１ｆｆを介してトランジスタＱｌｆｆのベースおよび
トランジスタＱＩ！のエミッタに接続され、さらに抵抗
ＲＩ５を介してトランジスタＱ、ｓのエミッタおよび出
力端子１２に接続される。入力端子１１はトランジスタ
Ｑｌ＋のベースに接続され、トランジスタＱ目のエミッ
タはトランジスタＱ１３のエミッタおよびトランジスタ
Ｑ、のコレクタに接続され、トランジスタＱ、４のベー
スおよびトランジスタＱＩ６のベースは定電流源用電源
端子１３に接続される。
次に、第一実施例装置の動作を第１図に基づいて説明す
る。
る。
入力端子１１がｒＬＪレベルのときに、トランジスタＱ
、はオフ状態にあり、またトランジスタＱＩ３はオン状
態にあり、出力端子１２はｒＬＪレベルを示している。
、はオフ状態にあり、またトランジスタＱＩ３はオン状
態にあり、出力端子１２はｒＬＪレベルを示している。
このときに、抵抗Ｒ１１にトランジスタＱ、６および抵
抗Ｒ０にて構成された定電流源による電流■１が流れる
ので、正方向しきい値電圧■ア゛は高位側電源（約ＯＶ
）に対して次の値に設定される。
抗Ｒ０にて構成された定電流源による電流■１が流れる
ので、正方向しきい値電圧■ア゛は高位側電源（約ＯＶ
）に対して次の値に設定される。
Ｖｔ” ＝ ＩＩ Ｒ１１ＶＩＩＥＩ２
−（４１ここで、ＶＩＩＥＩ□はトランジスタＱＩ
２のベース・エミッタ間電圧を示す。
−（４１ここで、ＶＩＩＥＩ□はトランジスタＱＩ
２のベース・エミッタ間電圧を示す。
入力端子１１の入力電圧レベルが上昇し正方向しきい値
電圧Ｖア°を越えるとトランジスタＱ１１にコレクタ電
流が流れるので、正帰還作用によりトランジスタＱ１１
がオン状態になり、トランジスタＱ１３がオフ状態にな
り出力端子、４はｒＨＪレベルに切り換わる。このとき
のトランジスタＱ１１のコレクタ電流を電流■２とする
と、抵抗Ｒ１＋には電流ｒ。
電圧Ｖア°を越えるとトランジスタＱ１１にコレクタ電
流が流れるので、正帰還作用によりトランジスタＱ１１
がオン状態になり、トランジスタＱ１３がオフ状態にな
り出力端子、４はｒＨＪレベルに切り換わる。このとき
のトランジスタＱ１１のコレクタ電流を電流■２とする
と、抵抗Ｒ１＋には電流ｒ。
＋Ｉ２が流れるので、入力の負方向しきい値電圧ＶＴ−
は Ｖｖ−＝ （Ｉｔ ＋ Ｉ２）Ｒ１１ＶＢＥＩ□
−（５１に設定される。
は Ｖｖ−＝ （Ｉｔ ＋ Ｉ２）Ｒ１１ＶＢＥＩ□
−（５１に設定される。
また、ヒステリシス幅は
ＶＴ” ＶＴ−＝ Ｉ ｚ Ｒ＋＋
に設定される。
このように、正方向しきい値電圧■１°は、抵抗Ｒ０と
電流■１により、負方向しきい値電圧Ｖｔ−は抵抗Ｒ１
＋と電流■１およびＩ２により任意に設定することがで
きる。
電流■１により、負方向しきい値電圧Ｖｔ−は抵抗Ｒ１
＋と電流■１およびＩ２により任意に設定することがで
きる。
また、電流１１はトランジスタＱいのエミッタ電流とほ
ぼ等しく、電流Ｉ２は１−ランジスタＱＩ４のエミッタ
電流とほぼ等しいので、上記Ｖア゛および■アーを精度
よく実現するためには、抵抗Ｒ１１、抵抗Ｒ１４および
Ｒ１６の比精度だけ考慮すればよい。
ぼ等しく、電流Ｉ２は１−ランジスタＱＩ４のエミッタ
電流とほぼ等しいので、上記Ｖア゛および■アーを精度
よく実現するためには、抵抗Ｒ１１、抵抗Ｒ１４および
Ｒ１６の比精度だけ考慮すればよい。
したがって半導体集積回路でも容易に実現可能である。
さらに、定電流源用電源を低位側電源端子１５から設定
すれば低位側電源の変動に対するしきい値電圧Ｖア゛お
よびＶ７−の影響も無視できる。
すれば低位側電源の変動に対するしきい値電圧Ｖア゛お
よびＶ７−の影響も無視できる。
次に、第２図に示す第二実施例回路は、第１図に示す第
一実施例回路に対してトランジスタＱ。
一実施例回路に対してトランジスタＱ。
のコレクタとトランジスタＱ１□のベース間に抵抗Ｒ１
７が挿入されていることが異なる。第二実施例回路の入
力しきい値電圧およびヒステリシス幅はＶＴ”＝ Ｉ
Ｉ（ＲＩＩ＋Ｒ１７） Ｖｉｔ＋ｚ −−（７
１Ｖｔ−＝ Ｉ ＋（Ｒ＋＋ 十Ｒａｔ） Ｉ ｚ
Ｒ１１ＶＩＩＥＩ□−・−（８） ■ア゛ Ｖｔ” ＝ Ｉ ｚ’（Ｒｚ ＋ ＲＩ７）
・・−（９）に設定される。
７が挿入されていることが異なる。第二実施例回路の入
力しきい値電圧およびヒステリシス幅はＶＴ”＝ Ｉ
Ｉ（ＲＩＩ＋Ｒ１７） Ｖｉｔ＋ｚ −−（７
１Ｖｔ−＝ Ｉ ＋（Ｒ＋＋ 十Ｒａｔ） Ｉ ｚ
Ｒ１１ＶＩＩＥＩ□−・−（８） ■ア゛ Ｖｔ” ＝ Ｉ ｚ’（Ｒｚ ＋ ＲＩ７）
・・−（９）に設定される。
本発明は以上説明したように、正方向および負方向のし
きい値電圧を任意にかつ精度高く設定することができる
効果がある。
きい値電圧を任意にかつ精度高く設定することができる
効果がある。
第１図は第一実施例回路の構成を示す回路接続図。
第２図は第二実施例回路の構成を示す回路接続図。
１第３図
は本発明実施例回路の入力電圧と出力電圧の関係を示す
特性図。 第４図は従来例回路の構成を示す回路接続図。 １．１１・・・入力端子、２．１２・・・出力端子、３
．１３・・・定電流源用電源端子、４．１４・・・高位
側電源端子、５．１５・・・低位側電源端子、Ｑｌ ”
”ＱＳ 、Ｑｌｌ〜ＱＩ６・・・トランジスタ、Ｒ１〜
Ｒ５、、ＲＩＩ−Ｒ＋ ｑ・・・抵抗。 第１実施例の構成図 蔦 １ 図 第２実施例の構成図 入力→ 入力−出力電圧特性図 ３３図 従来例の構成図 ３４図
１第３図
は本発明実施例回路の入力電圧と出力電圧の関係を示す
特性図。 第４図は従来例回路の構成を示す回路接続図。 １．１１・・・入力端子、２．１２・・・出力端子、３
．１３・・・定電流源用電源端子、４．１４・・・高位
側電源端子、５．１５・・・低位側電源端子、Ｑｌ ”
”ＱＳ 、Ｑｌｌ〜ＱＩ６・・・トランジスタ、Ｒ１〜
Ｒ５、、ＲＩＩ−Ｒ＋ ｑ・・・抵抗。 第１実施例の構成図 蔦 １ 図 第２実施例の構成図 入力→ 入力−出力電圧特性図 ３３図 従来例の構成図 ３４図
Claims (1)
- （１）入力端子と、 ベースに入力端子が接続され、エミッタが第一の定電流
源を介して共通電位に接続された第一のトランジスタと
、 この第一のトランジスタのコレクタと電源電位間に接続
された抵抗と、 上記第一のトランジスタのコレクタにベースが接続され
、コレクタが電源電位に接続された第二のトランジスタ
と、 この第二のトランジスタのエミッタにベースが接続され
、エミッタが上記第一のトランジスタのエミッタに接続
された第三のトランジスタと、この第三のトランジスタ
のコレクタに接続された出力端子と を備えたシュミット回路において、 上記第二のトランジスタのベースと共通電位間に第二の
定電流源を備えたことを特徴とするシュミット回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167346A JPS6229216A (ja) | 1985-07-29 | 1985-07-29 | シユミツト回路 |
| US06/890,263 US4694198A (en) | 1985-07-29 | 1986-07-29 | Schmitt trigger circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167346A JPS6229216A (ja) | 1985-07-29 | 1985-07-29 | シユミツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6229216A true JPS6229216A (ja) | 1987-02-07 |
| JPH0473806B2 JPH0473806B2 (ja) | 1992-11-24 |
Family
ID=15848023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60167346A Granted JPS6229216A (ja) | 1985-07-29 | 1985-07-29 | シユミツト回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4694198A (ja) |
| JP (1) | JPS6229216A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028824A (en) * | 1989-05-05 | 1991-07-02 | Harris Corporation | Programmable delay circuit |
| KR930008554A (ko) * | 1991-10-25 | 1993-05-21 | 김광호 | 콤페레이터 |
| US5300827A (en) * | 1992-07-27 | 1994-04-05 | International Business Machines Corporation | Noise immune NTL logic network |
| US5587674A (en) * | 1994-12-30 | 1996-12-24 | Sgs-Thomson Microelectronics, Inc. | Comparator with built-in hysteresis |
| US5656957A (en) * | 1995-10-19 | 1997-08-12 | Sgs-Thomson Microelectronics, Inc. | Comparator circuit with hysteresis |
| US5608344A (en) * | 1995-10-19 | 1997-03-04 | Sgs-Thomson Microelectronics, Inc. | Comparator circuit with hysteresis |
| AU8566598A (en) * | 1997-03-25 | 1998-11-11 | Diamond Materials Inc. | Triphasic composite and method for making same |
| US6104232A (en) * | 1998-08-27 | 2000-08-15 | Maxim Integrated Products | DC output level compensation circuit |
| US7573300B2 (en) * | 2007-01-15 | 2009-08-11 | International Business Machines Corporation | Current control mechanism for dynamic logic keeper circuits in an integrated circuit and method of regulating same |
| US7466171B2 (en) | 2007-01-15 | 2008-12-16 | International Business Machines Corporation | Voltage detection circuit and circuit for generating a trigger flag signal |
| US7873921B2 (en) * | 2007-11-30 | 2011-01-18 | International Business Machines Corporation | Structure for a voltage detection circuit in an integrated circuit and method of generating a trigger flag signal |
| US11349435B1 (en) | 2021-03-03 | 2022-05-31 | Saudi Arabian Oil Company | Current-mode square wave oscillator |
| US11349460B1 (en) | 2021-03-03 | 2022-05-31 | Saudi Arabian Oil Company | Current-mode Schmitt trigger using current output stages |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4219744A (en) * | 1978-02-03 | 1980-08-26 | Hewlett-Packard Company | DC-Coupled Schmitt trigger circuit with input impedance peaking for increasing switching speed |
| JPS5750139A (en) * | 1980-09-10 | 1982-03-24 | Toshiba Corp | Hysteresis circuit |
-
1985
- 1985-07-29 JP JP60167346A patent/JPS6229216A/ja active Granted
-
1986
- 1986-07-29 US US06/890,263 patent/US4694198A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4694198A (en) | 1987-09-15 |
| JPH0473806B2 (ja) | 1992-11-24 |
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