JPH02306717A - エミッタ結合論理回路装置 - Google Patents
エミッタ結合論理回路装置Info
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- JPH02306717A JPH02306717A JP12934889A JP12934889A JPH02306717A JP H02306717 A JPH02306717 A JP H02306717A JP 12934889 A JP12934889 A JP 12934889A JP 12934889 A JP12934889 A JP 12934889A JP H02306717 A JPH02306717 A JP H02306717A
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- 101710178035 Chorismate synthase 2 Proteins 0.000 abstract 1
- 101710152694 Cysteine synthase 2 Proteins 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 2
- 210000000988 bone and bone Anatomy 0.000 description 1
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- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000004071 soot Substances 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はエミッタ結合論理（ＥＣＬ）回路装置に関し
、特に消費電力の削減を図った回路に関するものである
。
、特に消費電力の削減を図った回路に関するものである
。
現在、高速論理回路装置としてエミッタ結合論理（ＥＣ
Ｌ）回路装置が広く用いられており、その変形応用とし
てディファレンシャルゲートがある。この回路はＥＣＬ
基零回路と異なり、レファレンス電位を必要としないた
め、その分論理振幅を小さくして高速化を図ることがで
きる。第４図は一般に使用されるディファレンシャルゲ
ートを示す等価回路図である。
Ｌ）回路装置が広く用いられており、その変形応用とし
てディファレンシャルゲートがある。この回路はＥＣＬ
基零回路と異なり、レファレンス電位を必要としないた
め、その分論理振幅を小さくして高速化を図ることがで
きる。第４図は一般に使用されるディファレンシャルゲ
ートを示す等価回路図である。
図において、Ｑｌ、Ｑ２はエミッタ同士が接続され、各
ベースが入力端子１１．Ｉ２に接続された入力トランジ
スタで、各々のコレクタは第１及び第２の負荷抵抗Ｒ１
，Ｒ２を介して第１の電源であるコレクタ側電源電圧Ｖ
ｅＣと接続され、共通接続されたエミッタが第１の電流
源Ｃ３Ｉに接続されている。Ｑ３はコレクタ、ベース及
びエミッタがそれぞれコレクタ検電源ｖｃｃ、入力トラ
ンジスタＱ１のコレクタ及びエミッタブオロア電流供給
用第２の電流源Ｃ３２に接続されたエミッタフォロアト
ランジスタで、そのエミッタを出力端子０１とするもの
である。Ｑ４はコレクタ、ベース及びエミッタがそれぞ
れコレクタ検電源ｖｃｃ、入力トランジスタＱ２のコレ
クタ及びエミッタフォロア電流供給用第′３の電流源Ｃ
３３に接続され、そのエミッタを出力端子０２とするエ
ミッタフォロアトランジスタである。そして、このよう
に構成された論理回路装置にあっては、通常コレクタ側
電源煤は接地電位であり、エミッタフォロア電流供給用
電流源Ｃ３２，Ｃ３３の終端電圧であるエミッタ側電源
ｖ０は負電位である。また、入力端子Ｉｔ、１２には同
一信号の正相及び逆相骨、即ち互いに相補的な信号をそ
れぞれ印加し、出力端子０１，０２は入力端子Ｘ１に対
してそれぞれ反転、非反転出力であり、入力端子Ｉ２に
対してはそれぞれ非反転１反転出力となる。
ベースが入力端子１１．Ｉ２に接続された入力トランジ
スタで、各々のコレクタは第１及び第２の負荷抵抗Ｒ１
，Ｒ２を介して第１の電源であるコレクタ側電源電圧Ｖ
ｅＣと接続され、共通接続されたエミッタが第１の電流
源Ｃ３Ｉに接続されている。Ｑ３はコレクタ、ベース及
びエミッタがそれぞれコレクタ検電源ｖｃｃ、入力トラ
ンジスタＱ１のコレクタ及びエミッタブオロア電流供給
用第２の電流源Ｃ３２に接続されたエミッタフォロアト
ランジスタで、そのエミッタを出力端子０１とするもの
である。Ｑ４はコレクタ、ベース及びエミッタがそれぞ
れコレクタ検電源ｖｃｃ、入力トランジスタＱ２のコレ
クタ及びエミッタフォロア電流供給用第′３の電流源Ｃ
３３に接続され、そのエミッタを出力端子０２とするエ
ミッタフォロアトランジスタである。そして、このよう
に構成された論理回路装置にあっては、通常コレクタ側
電源煤は接地電位であり、エミッタフォロア電流供給用
電流源Ｃ３２，Ｃ３３の終端電圧であるエミッタ側電源
ｖ０は負電位である。また、入力端子Ｉｔ、１２には同
一信号の正相及び逆相骨、即ち互いに相補的な信号をそ
れぞれ印加し、出力端子０１，０２は入力端子Ｘ１に対
してそれぞれ反転、非反転出力であり、入力端子Ｉ２に
対してはそれぞれ非反転１反転出力となる。
次に上記の構成に係る論理回路装置の動作について説明
する。
する。
まず入力トランジスタＱ１のベースに印加される入力電
位が入力トランジスタＱ２のベースに印加される電位よ
りも低い場合には、入力トランジスタＱ１が非導通状態
となり、一方の入力トランジスタＱ２は導通状態になる
。このため入力トランジスタＱ１のコレクタ電位はほぼ
ｖｃｃ電位になるとともに、入力トランジスタＱ２のコ
レクタ電位は負荷抵抗Ｒ２での電圧降下分だけＶＣｅ電
位から低下する。従ってエミッタフォロアトランジスタ
Ｑ３．Ｑ４のベース電位に従い、出力端子ｏ１は高レベ
ル、出力端子０２は低レベルとなる。
位が入力トランジスタＱ２のベースに印加される電位よ
りも低い場合には、入力トランジスタＱ１が非導通状態
となり、一方の入力トランジスタＱ２は導通状態になる
。このため入力トランジスタＱ１のコレクタ電位はほぼ
ｖｃｃ電位になるとともに、入力トランジスタＱ２のコ
レクタ電位は負荷抵抗Ｒ２での電圧降下分だけＶＣｅ電
位から低下する。従ってエミッタフォロアトランジスタ
Ｑ３．Ｑ４のベース電位に従い、出力端子ｏ１は高レベ
ル、出力端子０２は低レベルとなる。
次に入力トランジスタＱ１のベースに印加される入力電
位が入力トランジスタＱ２のベースに印加される電位よ
りも高い場合は入力トランジスタＱ１が導通状態となる
ため、コレクタ電位は負荷抵抗Ｒ１での電圧降下分だけ
Ｖｃｃｔ位から低下し、エミッタフォロアトランジスタ
Ｑ３のベース電位が低下するので出力端子０１は低レベ
ルになり、一方の入力トランジスタＱ２は非導通状態に
なりコレクタ電位はほぼ■。となり、エミッタフォロア
トランジスタＱ４のベース電位が上昇するので高レベル
となる。このディファレンシャルゲートは上記入力電位
の差が１５０〜２００ｍＶ以上あれば十分動作すること
から、従来のＥＣＬ基本回路の論理振幅が４００〜８０
０ｍＶであるのに対してそのＡ程度に振幅を低減するこ
とが可能であり、その結果、高速動作が実現される。
位が入力トランジスタＱ２のベースに印加される電位よ
りも高い場合は入力トランジスタＱ１が導通状態となる
ため、コレクタ電位は負荷抵抗Ｒ１での電圧降下分だけ
Ｖｃｃｔ位から低下し、エミッタフォロアトランジスタ
Ｑ３のベース電位が低下するので出力端子０１は低レベ
ルになり、一方の入力トランジスタＱ２は非導通状態に
なりコレクタ電位はほぼ■。となり、エミッタフォロア
トランジスタＱ４のベース電位が上昇するので高レベル
となる。このディファレンシャルゲートは上記入力電位
の差が１５０〜２００ｍＶ以上あれば十分動作すること
から、従来のＥＣＬ基本回路の論理振幅が４００〜８０
０ｍＶであるのに対してそのＡ程度に振幅を低減するこ
とが可能であり、その結果、高速動作が実現される。
しかし、このように構成された論理回路装置にいては回
路電流は電流源Ｃ３Ｉによって供給されるスイッチング
電流と電流源ＣＳ２．Ｃ３３によって供給されるエミッ
タフォロア電流から成っており、しかもエミッタフォロ
ア回路を２個必要とするため回路全体の電流が大きくな
るという問題点があった。
路電流は電流源Ｃ３Ｉによって供給されるスイッチング
電流と電流源ＣＳ２．Ｃ３３によって供給されるエミッ
タフォロア電流から成っており、しかもエミッタフォロ
ア回路を２個必要とするため回路全体の電流が大きくな
るという問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、エミッタフォロア電流量を制御することによっ
て、消費電力を削減することのできるＥＣＬ回路装置を
得ることを目的とする。
もので、エミッタフォロア電流量を制御することによっ
て、消費電力を削減することのできるＥＣＬ回路装置を
得ることを目的とする。
この発明に係るＥＣＬ回路装置は、エミッタフォロア電
流供給用電流源を１個とし、さらにコレクタがエミッタ
フォロアトランジスタのエミッタ（即ち出力端子）に、
ベースが入力端子にそれぞれ接続されたトランジスタベ
アを新たに設け、これらのトランジスタの共通接続され
たエミッタに上記エミッタフォロア電流供給用電流源を
接続する構成にしたものである。
流供給用電流源を１個とし、さらにコレクタがエミッタ
フォロアトランジスタのエミッタ（即ち出力端子）に、
ベースが入力端子にそれぞれ接続されたトランジスタベ
アを新たに設け、これらのトランジスタの共通接続され
たエミッタに上記エミッタフォロア電流供給用電流源を
接続する構成にしたものである。
本発明においては、新たに設けたトランジスタペアが、
ただ１個の電流源によって供給されるエミッタフォロア
電流を、入力信号に従って低レベルを出力するエミッタ
フォロアトランジスタにのみ流すためのスイッチとして
作用する。
ただ１個の電流源によって供給されるエミッタフォロア
電流を、入力信号に従って低レベルを出力するエミッタ
フォロアトランジスタにのみ流すためのスイッチとして
作用する。
以下、本発明の一実施例を図について説明する。
第１図において、Ｑｌ、Ｑ２はエミッタ同士が接続され
、各ベースが入力端子Ｉｔ、１２に接続された入力トラ
ンジスタで、各々のコレクタは第１及び第２の負荷抵抗
Ｒ１，Ｒ２を介して第１の電源であるコレクタ側電源Ｖ
Ｃｅと接続され、共通接続されたエミッタがスイッチン
グｉ！流供給用の第１の電流＠ＣＳｔに接続されている
。Ｑ３はコレクタ、ベースがそれぞれコレクタ側型源ｖ
ｅｅ＋入力トランジスタＱ１のコレクタに接続され、エ
ミッタを出力端子０１とするエミッタフォロアトランジ
スタであり、Ｑ４はコレクタ及びベースがコレクタ側電
源Ｖ ＣＣ＋入力トランジスタベアのコレクタにそれぞ
れ接続されエミッタを出力端子０２とするエミッタフォ
ロアトランジスタである。
、各ベースが入力端子Ｉｔ、１２に接続された入力トラ
ンジスタで、各々のコレクタは第１及び第２の負荷抵抗
Ｒ１，Ｒ２を介して第１の電源であるコレクタ側電源Ｖ
Ｃｅと接続され、共通接続されたエミッタがスイッチン
グｉ！流供給用の第１の電流＠ＣＳｔに接続されている
。Ｑ３はコレクタ、ベースがそれぞれコレクタ側型源ｖ
ｅｅ＋入力トランジスタＱ１のコレクタに接続され、エ
ミッタを出力端子０１とするエミッタフォロアトランジ
スタであり、Ｑ４はコレクタ及びベースがコレクタ側電
源Ｖ ＣＣ＋入力トランジスタベアのコレクタにそれぞ
れ接続されエミッタを出力端子０２とするエミッタフォ
ロアトランジスタである。
Ｑ５及びＱ６は各々のコレクタ及び各々のベースが出力
端子０１，０２及び入力端子１１．Ｉ２にそれぞれ接続
され、互いに共通接続されたエミッタがエミッタフォロ
ア電流供給用筆２の電流源Ｃ３２に接続されたエミッタ
フォロア電流制御用の第１及び第２のトランジスタであ
る。
端子０１，０２及び入力端子１１．Ｉ２にそれぞれ接続
され、互いに共通接続されたエミッタがエミッタフォロ
ア電流供給用筆２の電流源Ｃ３２に接続されたエミッタ
フォロア電流制御用の第１及び第２のトランジスタであ
る。
次にこのように構成されたＥＣＬ回路装置の動作につい
て説明する。
て説明する。
まず入力トランジスタＱ１のベース（即ち入力端子Ｉｔ
）に印加される入力電位が入力トランジスタＱ２のベー
ス（即ち入力端子１２）に印加される電位よりも論理振
幅骨だけ低い場合は、入力トランジスタＱ１は非導通状
態となり、一方の入力トランジスタＱ２は導通状態にな
る。このため入力トランジスタＱ１のコレクタ電位はほ
ぼＶＣＣ電位になるとともに、入力トランジスタＱ２の
コレクタ電位は負荷抵抗Ｒ２での電圧降下分（即ち論理
振幅骨）だけｖｅｃ電位から低下する。従ってエミッタ
フォロアトランジスタＱ３．Ｑ４のベース電位に従い、
出力端子０１は高レベル、出力端子０２は低レベルとな
る。また、この時エミッタフォロア段に注目すると第１
のトランジスタＱ５は非導通状態、第２のトランジスタ
Ｑ６は導通状態であるために、電流源Ｃ３２によって供
給されるエミッタフォロア電流は低レベルを出力するト
ランジスタＱ４を流れる。
）に印加される入力電位が入力トランジスタＱ２のベー
ス（即ち入力端子１２）に印加される電位よりも論理振
幅骨だけ低い場合は、入力トランジスタＱ１は非導通状
態となり、一方の入力トランジスタＱ２は導通状態にな
る。このため入力トランジスタＱ１のコレクタ電位はほ
ぼＶＣＣ電位になるとともに、入力トランジスタＱ２の
コレクタ電位は負荷抵抗Ｒ２での電圧降下分（即ち論理
振幅骨）だけｖｅｃ電位から低下する。従ってエミッタ
フォロアトランジスタＱ３．Ｑ４のベース電位に従い、
出力端子０１は高レベル、出力端子０２は低レベルとな
る。また、この時エミッタフォロア段に注目すると第１
のトランジスタＱ５は非導通状態、第２のトランジスタ
Ｑ６は導通状態であるために、電流源Ｃ３２によって供
給されるエミッタフォロア電流は低レベルを出力するト
ランジスタＱ４を流れる。
次に入力端子１１に印加される入力電位が入力端子Ｉ２
に印加される電位よりも論理振幅骨だけ高い場合は入力
トランジスタＱ１が導通状態となるため、コレクタ電位
は負荷抵抗Ｒ１での電圧降下分（即ち論理振幅骨）だけ
ＶＣＣ電位から低下し、それに従いエミッタフォロアト
ランジスタＱ３のベース電位が低下するので出力端子ｏ
１は低レベルになり、一方の入力トランジスタＱ２は非
導通状態になりコレクタ電位がほぼｖｃｃ電位になって
、エミッタフォロアトランジスタＱ４のベース電位が上
昇するので高レベルとなる。この時エミッタフォロア段
では第１のトランジスタＱ５が導通状態、第２のトラン
ジスタＱ６は非導通状態となるため、Ｃ３２によるエミ
ッタフォロア電流は低レベルを出力するエミッタフォロ
アトランジスタＱ３のみを流れることになる。つまり、
本実施例の回路構成によればエミッタフォロアトランジ
スタＱ３あるいはＱ４のエミッタ（即ち、出力端子Ｏ１
あるいは０２）が高レベルのときはエミッタフォロア電
流がほとんど流れず、低レベルのときにはエミッタフォ
ロア電流が流れる。従って、エミッタフォロア供給用の
電流源は１個構成するだけで良く、第４図に示した従来
回路装置におけるように出力レベルの高低にかかわらず
、常時エミッタフォロア電流が流れる回路構成に比して
、回路電流を削減することができる。具体的にはスイッ
チング電流ｉｓｗとエミッタフォロア電流ｌｔＦに関し
てＩ３，１≦Ｉえ、となるように設定した場合、第１図
と第４図かられかるように３０％以上消費電力が削減さ
れることになる。
に印加される電位よりも論理振幅骨だけ高い場合は入力
トランジスタＱ１が導通状態となるため、コレクタ電位
は負荷抵抗Ｒ１での電圧降下分（即ち論理振幅骨）だけ
ＶＣＣ電位から低下し、それに従いエミッタフォロアト
ランジスタＱ３のベース電位が低下するので出力端子ｏ
１は低レベルになり、一方の入力トランジスタＱ２は非
導通状態になりコレクタ電位がほぼｖｃｃ電位になって
、エミッタフォロアトランジスタＱ４のベース電位が上
昇するので高レベルとなる。この時エミッタフォロア段
では第１のトランジスタＱ５が導通状態、第２のトラン
ジスタＱ６は非導通状態となるため、Ｃ３２によるエミ
ッタフォロア電流は低レベルを出力するエミッタフォロ
アトランジスタＱ３のみを流れることになる。つまり、
本実施例の回路構成によればエミッタフォロアトランジ
スタＱ３あるいはＱ４のエミッタ（即ち、出力端子Ｏ１
あるいは０２）が高レベルのときはエミッタフォロア電
流がほとんど流れず、低レベルのときにはエミッタフォ
ロア電流が流れる。従って、エミッタフォロア供給用の
電流源は１個構成するだけで良く、第４図に示した従来
回路装置におけるように出力レベルの高低にかかわらず
、常時エミッタフォロア電流が流れる回路構成に比して
、回路電流を削減することができる。具体的にはスイッ
チング電流ｉｓｗとエミッタフォロア電流ｌｔＦに関し
てＩ３，１≦Ｉえ、となるように設定した場合、第１図
と第４図かられかるように３０％以上消費電力が削減さ
れることになる。
特許請求の範囲第２項に記載した発明の一実施例を第２
図に示す、同図において、第１図と同一符号は同一部分
を示す、第１図と異なる点は、入力端子■１と第１のト
ランジスタＱ５のベース間及び入力端子Ｉ２と第２のト
ランジスタＱ６のベース間にダイオードＤ１及びＤ２を
それぞれ接続している点である０回路の基本動作及び効
果は第１図に示した実施例と同じであるが、上記ダイオ
ードはさらに以下に示すような効果を奏する。
図に示す、同図において、第１図と同一符号は同一部分
を示す、第１図と異なる点は、入力端子■１と第１のト
ランジスタＱ５のベース間及び入力端子Ｉ２と第２のト
ランジスタＱ６のベース間にダイオードＤ１及びＤ２を
それぞれ接続している点である０回路の基本動作及び効
果は第１図に示した実施例と同じであるが、上記ダイオ
ードはさらに以下に示すような効果を奏する。
第１図に示した実施例でエミッタフォロア段に着目する
と、第１及び第２のトランジスタＱ５及びＱ６において
、導通状態にあるトランジスタに接続されたエミッタフ
ォロアトランジスタＱ３あるいはＱ４は常に低レベルを
出力しているために、その導通状態にあるトランジスタ
はベース電位がコレクタ電位よりも論理振幅骨だけ高く
なり浅い飽和状態となる可能性がある。そこでこのよう
に浅い飽和状態となることを回避するためにベース電位
のレベルシフト用として上記ダイオードＤＩ及びＤ２を
設けたものである。
と、第１及び第２のトランジスタＱ５及びＱ６において
、導通状態にあるトランジスタに接続されたエミッタフ
ォロアトランジスタＱ３あるいはＱ４は常に低レベルを
出力しているために、その導通状態にあるトランジスタ
はベース電位がコレクタ電位よりも論理振幅骨だけ高く
なり浅い飽和状態となる可能性がある。そこでこのよう
に浅い飽和状態となることを回避するためにベース電位
のレベルシフト用として上記ダイオードＤＩ及びＤ２を
設けたものである。
第３図は特許請求の範囲第３項に記載した発明の一実施
例を示す、第１図に示した実施例においても消費電力の
削減効果は十分に得られるが、第３図に示すようにエミ
ッタ側電源■。をスイッチング段用の第２の電源ｖｔｉ
＋ とエミッタフォロア段用の第３の電源Ｖ０オに分離
した場合に本発明の回路装置を適用することによって、
さらに消費電力削減効果を上げることが可能となる。
例を示す、第１図に示した実施例においても消費電力の
削減効果は十分に得られるが、第３図に示すようにエミ
ッタ側電源■。をスイッチング段用の第２の電源ｖｔｉ
＋ とエミッタフォロア段用の第３の電源Ｖ０オに分離
した場合に本発明の回路装置を適用することによって、
さらに消費電力削減効果を上げることが可能となる。
なお上記の説明においては各電流源の具体的な構成法に
ついては触れていないが、トランジスタと抵抗性素子の
組み合わせ、あるいは抵抗性素子のみ等、電流を供給し
得る手段であればいかなる構成でもよいことは勿論であ
る。
ついては触れていないが、トランジスタと抵抗性素子の
組み合わせ、あるいは抵抗性素子のみ等、電流を供給し
得る手段であればいかなる構成でもよいことは勿論であ
る。
〔発明の効果〕
以上のように、本発明によればエミッタフォロア電流供
給用の電流源を１個にし、コレクタがエミッタフォロア
トランジスタのエミッタに、ベースが入力端子にそれぞ
れ接続されたトランジスタペアを設け、これらのトラン
ジスタの共通接続されたエミッタに上記電流源を接続す
る構成にし、これら２つのトランジスタによって入力レ
ベルの高低に応じてエミッタフォロアトランジスタを流
れる電流量を制御できる構成にしたので、消費電力を削
減できる効果がある。
給用の電流源を１個にし、コレクタがエミッタフォロア
トランジスタのエミッタに、ベースが入力端子にそれぞ
れ接続されたトランジスタペアを設け、これらのトラン
ジスタの共通接続されたエミッタに上記電流源を接続す
る構成にし、これら２つのトランジスタによって入力レ
ベルの高低に応じてエミッタフォロアトランジスタを流
れる電流量を制御できる構成にしたので、消費電力を削
減できる効果がある。
さらに他の発明では、上記エミッタフォロア電流を制御
する２つのトランジスタのベースにレベルシフト用のダ
イオードを接続したので、上記２つのトランジスタの飽
和を防止できる効果がある。
する２つのトランジスタのベースにレベルシフト用のダ
イオードを接続したので、上記２つのトランジスタの飽
和を防止できる効果がある。
またもう一つの発明では、エミッタ側電源Ｖａｔをスイ
ッチング段用とエミッタフォロア段用とに分離し、各々
独立の電位を設定できる構成としたので、さらに消費電
力削減効果を向上できる効果がある。
ッチング段用とエミッタフォロア段用とに分離し、各々
独立の電位を設定できる構成としたので、さらに消費電
力削減効果を向上できる効果がある。
第１図は本発明に係る已ＣＬ回路装置の一実施例を示す
回路図、第２図は第２の発明の一実施例を示す回路図、
第３図は第３の発明の一実施例を示す回路図、第４図は
従来のＥＣＬ回路装置を示す回路図である。 Ｑｌ、Ｑ２・・・入力トランジスタ、Ｑ３．Ｑ４・・・
第１．第２のエミッタフォロアトランジスタ（第１、第
２の出力用トランジスタ）、Ｑ５．Ｑ６・・・エミッタ
フォロア電流制御用トランジスタ（第１゜第２のトラン
ジスタ）、Ｄｉ、Ｄ２・・・レベルシフト用ダイオード
（第１．第２のダイオード）、Ｃ３ｌ・・・スイッチン
グ電流供給用電流源（第１の電流源）、Ｃ３２・・・エ
ミッタフォロア電流供給用電流源（第２の電流源）、１
１．１２・・・第１．第２の入力端子、０１，０２・・
・第１．第２の出力端子、ＶＣＣ・・・コレクタ側電源
（第１の電源）、■、・・・エミッタ側電源（第２の電
源）、■！Ｅｌ・・・第２の電源、ｖ ｔｉｔ・・・第
３の電源、Ｒ１，Ｒ２・・・第１．第２の負荷抵抗（第
１．第２の抵抗性素子）。 なお図中同一符号は同−又は相当部分を示す。
回路図、第２図は第２の発明の一実施例を示す回路図、
第３図は第３の発明の一実施例を示す回路図、第４図は
従来のＥＣＬ回路装置を示す回路図である。 Ｑｌ、Ｑ２・・・入力トランジスタ、Ｑ３．Ｑ４・・・
第１．第２のエミッタフォロアトランジスタ（第１、第
２の出力用トランジスタ）、Ｑ５．Ｑ６・・・エミッタ
フォロア電流制御用トランジスタ（第１゜第２のトラン
ジスタ）、Ｄｉ、Ｄ２・・・レベルシフト用ダイオード
（第１．第２のダイオード）、Ｃ３ｌ・・・スイッチン
グ電流供給用電流源（第１の電流源）、Ｃ３２・・・エ
ミッタフォロア電流供給用電流源（第２の電流源）、１
１．１２・・・第１．第２の入力端子、０１，０２・・
・第１．第２の出力端子、ＶＣＣ・・・コレクタ側電源
（第１の電源）、■、・・・エミッタ側電源（第２の電
源）、■！Ｅｌ・・・第２の電源、ｖ ｔｉｔ・・・第
３の電源、Ｒ１，Ｒ２・・・第１．第２の負荷抵抗（第
１．第２の抵抗性素子）。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）ベースが互いに相補的に信号が印加される第１及
び第２の入力信号端子に接続され、エミッタが共通接続
された第１及び第２の入力トランジスタと、 上記第１の入力トランジスタのコレクタと第１の電源間
に接続された第１の抵抗性素子と、上記第２の入力トラ
ンジスタのコレクタと上記第１の電源間に接続された第
２の抵抗性素子と、上記共通エミッタと第２の電源間に
接続された第１の電流源と、 ベースが上記第１の入力トランジスタのコレクタに、コ
レクタが上記第１の電源に、エミッタが第１の出力端子
にそれぞれ接続された第１の出力用トランジスタと、 ベースが上記第２の入力トランジスタのコレクタに、コ
レクタが上記第１の電源に、エミッタが第２の出力端子
にそれぞれ接続された第２の出力用トランジスタと、 ベースが上記第１の入力端子に、コレクタが上記第１の
出力端子に、エミッタが第２の電流源を介して第２の電
源にそれぞれ接続された第１のトランジスタと、 ベースが上記第２の入力端子に、コレクタが上記第２の
出力端子に、エミッタが上記第２の電流源を介して上記
第２の電源に接続された第２のトランジスタとを備えた
ことを特徴とするエミッタ結合論理回路装置。 - （２）ベースが互いに相補的な信号が印加される第１及
び第２の入力信号端子に接続され、エミッタが共通接続
された第１及び第２の入力トランジスタと、 上記第１の入力トランジスタのコレクタと第１の電源間
に接続された第１の抵抗性素子と、上記第２の入力トラ
ンジスタのコレクタと上記第１の電源間に接続された第
２の抵抗性素子と、上記共通エミッタと第２の電源間に
接続された第１の電流源と、 ベースが上記第１の入力トランジスタのコレクタに、コ
レクタが上記第１の電源に、エミッタが第１の出力端子
にそれぞれ接続された第１の出力用トランジスタと、 ベースが上記第２の入力トランジスタのコレクタに、コ
レクタが上記第１の電源に、エミッタが第２の出力端子
にそれぞれ接続された第２の出力用トランジスタと、 ベースが上記第１の入力端子に第１のダイオードを介し
て接続され、コレクタが上記第１の出力端子に、エミッ
タが第２の電流源を介して上記第２の電源にそれぞれ接
続された第１のトランジスタと、 ベースが上記第２の入力端子に第２のダイオードを介し
て接続され、コレクタが上記第２の出力端子に、エミッ
タが上記第２の電流源を介して上記第２の電源にそれぞ
れ接続された第２のトランジスタとを備えたことを特徴
とするエミッタ結合論理回路装置。 - （３）ベースが互いに相補的な信号が印加される第１及
び第２の入力信号端子に接続され、エミッタが共通接続
された第１及び第２の入力トランジスタと、 上記第１の入力トランジスタのコレクタと第１の電源間
に接続された第１の抵抗性素子と、上記第２の入力トラ
ンジスタのコレクタと上記第１の電源間に接続された第
２の抵抗性素子と、上記共通エミッタと第２の電源間に
接続された第１の電流源と、 ベースが上記第１の入力トランジスタのコレクタに、コ
レクタが上記第１の電源に、エミッタが第１の出力端子
にそれぞれ接続された第１の出力用トランジスタと、 ベースが上記第２の入力トランジスタのコレクタに、コ
レクタが上記第１の電源に、エミッタが第２の出力端子
にそれぞれ接続された第２の出力用トランジスタと、 ベースが上記第１の入力端子に、コレクタが上記第１の
出力端子に、エミッタが第２の電流源を介して第３の電
源にそれぞれ接続された第１のトランジスタと、 ベースが上記第２の入力端子に、コレクタが上記第２の
出力端子に、エミッタが上記第２の電流源を介して上記
第３の電源にそれぞれ接続された第２のトランジスタと
を備えたことを特徴とするエミッタ結合論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12934889A JP2746414B2 (ja) | 1989-05-22 | 1989-05-22 | エミッタ結合論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12934889A JP2746414B2 (ja) | 1989-05-22 | 1989-05-22 | エミッタ結合論理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02306717A true JPH02306717A (ja) | 1990-12-20 |
| JP2746414B2 JP2746414B2 (ja) | 1998-05-06 |
Family
ID=15007387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12934889A Expired - Lifetime JP2746414B2 (ja) | 1989-05-22 | 1989-05-22 | エミッタ結合論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2746414B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4324854C1 (de) * | 1993-07-23 | 1995-01-12 | Siemens Ag | Ausgangsstufe für digitale Stromschalter |
-
1989
- 1989-05-22 JP JP12934889A patent/JP2746414B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4324854C1 (de) * | 1993-07-23 | 1995-01-12 | Siemens Ag | Ausgangsstufe für digitale Stromschalter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2746414B2 (ja) | 1998-05-06 |
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