JPH0155778B2 - - Google Patents
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- JPH0155778B2 JPH0155778B2 JP58089306A JP8930683A JPH0155778B2 JP H0155778 B2 JPH0155778 B2 JP H0155778B2 JP 58089306 A JP58089306 A JP 58089306A JP 8930683 A JP8930683 A JP 8930683A JP H0155778 B2 JPH0155778 B2 JP H0155778B2
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- JP
- Japan
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- transistor
- terminal
- transistors
- bistable multivibrator
- control terminal
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- 229920006395 saturated elastomer Polymers 0.000 description 8
- 238000009738 saturating Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
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- 230000010354 integration Effects 0.000 description 2
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- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
従来技術および産業上の利用分野
本発明は、モノリシツク集積回路に集積化で
き、優先状態にバイアスし得る出力端子を有する
双安定マルチバイブレータ回路に関するものであ
る。このような回路は例えば高速印刷装置用の制
御回路や自動車エンジン用の最近の電子噴射装置
に用いることができる。
き、優先状態にバイアスし得る出力端子を有する
双安定マルチバイブレータ回路に関するものであ
る。このような回路は例えば高速印刷装置用の制
御回路や自動車エンジン用の最近の電子噴射装置
に用いることができる。
双安定マルチバイブレータは既知のように、２
つの可能な安定内部状態（これらは通常記号
“０”および“１”で表わされる）によつて特徴
づけられる順次論理回路網素子であり、これらの
内部状態は値０および１のみをとりうる出力変数
によつて表わされる出力端子の２つの各別の状態
と関連する。双安定マルチバイブレータの内部状
態および出力状態は、値１および０のみをとりう
る入力端子の状態を表わす入力変数と関連する入
力関数として変化する。
つの可能な安定内部状態（これらは通常記号
“０”および“１”で表わされる）によつて特徴
づけられる順次論理回路網素子であり、これらの
内部状態は値０および１のみをとりうる出力変数
によつて表わされる出力端子の２つの各別の状態
と関連する。双安定マルチバイブレータの内部状
態および出力状態は、値１および０のみをとりう
る入力端子の状態を表わす入力変数と関連する入
力関数として変化する。
双安定マルチバイブレータの種々の型は、双安
定状態自体が入力状態或いは特定の論理関数によ
つていかにして決まるかに応じてまた入力の個数
に応じて区別することができる。種々のフアクタ
に基づいていかなる技術や素子を用いるか、また
実際の論理関数をいかに維持するかに応じて、回
路に用いうる双安定マルチバイブレータの種類が
決まる。
定状態自体が入力状態或いは特定の論理関数によ
つていかにして決まるかに応じてまた入力の個数
に応じて区別することができる。種々のフアクタ
に基づいていかなる技術や素子を用いるか、また
実際の論理関数をいかに維持するかに応じて、回
路に用いうる双安定マルチバイブレータの種類が
決まる。
論理回路に用いるのに特に適した電子素子はト
ランジスタである。適当にバイアスされたトラン
ジスタは実際に、高電圧および低電流状態から低
電圧および高電流状態に或いはその逆に交互に駆
動せしめることができる。実質上第１の状態では
トランジスタはエミツタおよびコレクタ端子間で
開路状態（遮断状態すなわち“オフ”状態すなわ
ち“０”状態）にあり、第２の状態ではトランジ
スタは短絡回路状態（導通状態すなわち“オン”
状態すなわち“１”状態）にある。従つて、コレ
クタ−エミツタ電圧を、正論理による前述したト
ランジスタの２つの異なる状態に相当する値０お
よび１と関連する出力変数として用いることがで
きる。
ランジスタである。適当にバイアスされたトラン
ジスタは実際に、高電圧および低電流状態から低
電圧および高電流状態に或いはその逆に交互に駆
動せしめることができる。実質上第１の状態では
トランジスタはエミツタおよびコレクタ端子間で
開路状態（遮断状態すなわち“オフ”状態すなわ
ち“０”状態）にあり、第２の状態ではトランジ
スタは短絡回路状態（導通状態すなわち“オン”
状態すなわち“１”状態）にある。従つて、コレ
クタ−エミツタ電圧を、正論理による前述したト
ランジスタの２つの異なる状態に相当する値０お
よび１と関連する出力変数として用いることがで
きる。
“オフ”状態および“オン”状態を有する理想
的なスイツチの作動に最も近似したトランジスタ
の作動モードは、トランジスタが閉状態で飽和作
動し、開状態で遮断するものである。トランジス
タは、ベース−エミツタ電圧を適切に変えること
により飽和および遮断の２つの異なる状態に駆動
しうる。従つてこのベース−エミツタ電圧を入力
変数として用いることができる。
的なスイツチの作動に最も近似したトランジスタ
の作動モードは、トランジスタが閉状態で飽和作
動し、開状態で遮断するものである。トランジス
タは、ベース−エミツタ電圧を適切に変えること
により飽和および遮断の２つの異なる状態に駆動
しうる。従つてこのベース−エミツタ電圧を入力
変数として用いることができる。
飽和状態を決定するベース−エミツタ電圧レベ
ルは飽和状態とは全く別個の遮断状態を決定する
ベース−エミツタ電圧よりも大きく、従つて出力
変数に対して用いたのと同じ正論理で、出力の値
０および１を飽和の場合の入力変数（高ベース−
エミツタ電圧）および遮断の場合の入力変数（低
ベース−エミツタ電圧）とそれぞれ関連させるこ
とができる。
ルは飽和状態とは全く別個の遮断状態を決定する
ベース−エミツタ電圧よりも大きく、従つて出力
変数に対して用いたのと同じ正論理で、出力の値
０および１を飽和の場合の入力変数（高ベース−
エミツタ電圧）および遮断の場合の入力変数（低
ベース−エミツタ電圧）とそれぞれ関連させるこ
とができる。
回路に用いるのに最も簡単で経済的な種類の双
安定マルチバイブレータは、セツト（作動）およ
びリセツト（ゼロセツト）を表わす文字Ｓおよび
Ｒで示される２つの入力端子と、内部状態と直接
一致する出力状態の出力端子とを有するRS型と
して知られているものである。RS型の双安定マ
ルチバイブレータの双方の入力変数が値０である
ものとすると、内部状態は変化しないままに維持
される。入力端子Ｓにおける変数が値０で入力端
子Ｒにおける変数が値１であるものとすると、双
安定マルチバイブレータは前の状態にかかわらず
出力の値０に相当する状態“０”となり、入力端
子Ｓにおける変数が値１で入力端子Ｒにおける変
数が値０であるものとすると、双安定マルチバイ
ブレータは前の状態にかかわらず出力の値１に相
当する状態“１”となる。２つの入力変数が同時
に値１を有する状態では双安定マルチバイブレー
タの状態は規定されない。
安定マルチバイブレータは、セツト（作動）およ
びリセツト（ゼロセツト）を表わす文字Ｓおよび
Ｒで示される２つの入力端子と、内部状態と直接
一致する出力状態の出力端子とを有するRS型と
して知られているものである。RS型の双安定マ
ルチバイブレータの双方の入力変数が値０である
ものとすると、内部状態は変化しないままに維持
される。入力端子Ｓにおける変数が値０で入力端
子Ｒにおける変数が値１であるものとすると、双
安定マルチバイブレータは前の状態にかかわらず
出力の値０に相当する状態“０”となり、入力端
子Ｓにおける変数が値１で入力端子Ｒにおける変
数が値０であるものとすると、双安定マルチバイ
ブレータは前の状態にかかわらず出力の値１に相
当する状態“１”となる。２つの入力変数が同時
に値１を有する状態では双安定マルチバイブレー
タの状態は規定されない。
既知のように、RS型の双安定マルチバイブレ
ータは２つの主トランジスタと２つの補助トラン
ジスタとを有する回路を以つて構成することがで
き、各主トランジスタのコレクタは適当な抵抗を
経て他方の主トランジスタのベースに且つ供給電
圧発生器の第１の極に接続されており、前記の２
つの補助トランジスタのコレクタは２つの主トラ
ンジスタのベースにそれぞれ接続されており、こ
れら補助トランジスタのエミツタは供給電圧発生
器の第２の極に接続されている。
ータは２つの主トランジスタと２つの補助トラン
ジスタとを有する回路を以つて構成することがで
き、各主トランジスタのコレクタは適当な抵抗を
経て他方の主トランジスタのベースに且つ供給電
圧発生器の第１の極に接続されており、前記の２
つの補助トランジスタのコレクタは２つの主トラ
ンジスタのベースにそれぞれ接続されており、こ
れら補助トランジスタのエミツタは供給電圧発生
器の第２の極に接続されている。
２つの主トランジスタの一方のコレクタ端子は
双安定マルチバイブレータの状態と関連する出力
変数が生ぜしめられる双安定マルチバイブレータ
の第１の出力端子を構成する。２つの補助トラン
ジスタのベース端子は入力端子ＳおよびＲを構成
する。他方の主トランジスタのコレクタ端子は、
入力端子ＳおよびＲの状態が０、０或いは０、１
或いは１、０の際に第１の出力端子における変数
の補数を生じる第２の出力端子を構成する。
双安定マルチバイブレータの状態と関連する出力
変数が生ぜしめられる双安定マルチバイブレータ
の第１の出力端子を構成する。２つの補助トラン
ジスタのベース端子は入力端子ＳおよびＲを構成
する。他方の主トランジスタのコレクタ端子は、
入力端子ＳおよびＲの状態が０、０或いは０、１
或いは１、０の際に第１の出力端子における変数
の補数を生じる第２の出力端子を構成する。
現在のいくつかの技術的適用分野、例えば高速
印刷装置用の制御回路や自動車エンジン用の電子
噴射装置においては、常規作動状態で双安定マル
チバイブレータの状態を決定する入力変数がとる
値にかかわらず、優先状態にもバイアスしうる出
力端子を有する双安定マルチバイブレータをモノ
リシツク集積回路に集積化でき、しかも産業上の
点からしてRS型の双安定マルチバイブレータと
同様に経済的に製造しうるようにすることが条件
とされている。
印刷装置用の制御回路や自動車エンジン用の電子
噴射装置においては、常規作動状態で双安定マル
チバイブレータの状態を決定する入力変数がとる
値にかかわらず、優先状態にもバイアスしうる出
力端子を有する双安定マルチバイブレータをモノ
リシツク集積回路に集積化でき、しかも産業上の
点からしてRS型の双安定マルチバイブレータと
同様に経済的に製造しうるようにすることが条件
とされている。
発明の目的
本発明の目的は、上述した条件を満足する前述
した種類の双安定マルチバイブレータを提供せん
とするにある 発明の構成 本発明は、双安定マルチバイブレータ回路にお
いて、この双安定マルチバイブレータ回路が互い
に同じ導電型の第１、第２、第３および第４トラ
ンジスタを有しており、これらトランジスタの
各々が第１および第２端子と制御端子とを有して
おり、第１トランジスタの第２端子は供給電圧発
生器の第１の極および第２トランジスタの制御端
子にそれぞれ抵抗を経て接続されており、第２ト
ランジスタの第２端子は供給電圧発生器の第１の
極および第１トランジスタの制御端子にそれぞれ
抵抗を経て接続されており、第１トランジスタの
第２端子は双安定マルチバイブレータ回路の第１
出力端子となつており、第３および第４トランジ
スタの第２端子は第１トランジスタの制御端子お
よび第２トランジスタの制御端子にそれぞれ接続
されており、第３および第４トランジスタの第１
端子は供給電圧発生器の第２の極に接続されてお
り、第３および第４トランジスタの制御端子は双
安定マルチバイブレータ回路の入力端子となつて
おり、前記の双安定マルチバイブレータ回路が更
に第５および第６トランジスタを有しており、こ
れら第５および第６トランジスタは他のトランジ
スタの導電型と同じ導電型を有するとともにその
各々は第１および第２端子と制御端子とを有して
おり、第５および第６トランジスタの第１端子は
供給電圧発生器の第２の極に接続されており、第
５トランジスタの第２端子は第６トランジスタの
制御端子と第１および第２トランジスタの第１端
子とに接続されており、第６トランジスタの第２
端子は第１トランジスタの制御端子と第２トラン
ジスタの第２端子との間のいずれかの接続点に接
続されており、第５トランジスタの制御端子は第
１出力端子を予定の優先状態にバイアスするため
の制御端子となつていることを特徴とする。
した種類の双安定マルチバイブレータを提供せん
とするにある 発明の構成 本発明は、双安定マルチバイブレータ回路にお
いて、この双安定マルチバイブレータ回路が互い
に同じ導電型の第１、第２、第３および第４トラ
ンジスタを有しており、これらトランジスタの
各々が第１および第２端子と制御端子とを有して
おり、第１トランジスタの第２端子は供給電圧発
生器の第１の極および第２トランジスタの制御端
子にそれぞれ抵抗を経て接続されており、第２ト
ランジスタの第２端子は供給電圧発生器の第１の
極および第１トランジスタの制御端子にそれぞれ
抵抗を経て接続されており、第１トランジスタの
第２端子は双安定マルチバイブレータ回路の第１
出力端子となつており、第３および第４トランジ
スタの第２端子は第１トランジスタの制御端子お
よび第２トランジスタの制御端子にそれぞれ接続
されており、第３および第４トランジスタの第１
端子は供給電圧発生器の第２の極に接続されてお
り、第３および第４トランジスタの制御端子は双
安定マルチバイブレータ回路の入力端子となつて
おり、前記の双安定マルチバイブレータ回路が更
に第５および第６トランジスタを有しており、こ
れら第５および第６トランジスタは他のトランジ
スタの導電型と同じ導電型を有するとともにその
各々は第１および第２端子と制御端子とを有して
おり、第５および第６トランジスタの第１端子は
供給電圧発生器の第２の極に接続されており、第
５トランジスタの第２端子は第６トランジスタの
制御端子と第１および第２トランジスタの第１端
子とに接続されており、第６トランジスタの第２
端子は第１トランジスタの制御端子と第２トラン
ジスタの第２端子との間のいずれかの接続点に接
続されており、第５トランジスタの制御端子は第
１出力端子を予定の優先状態にバイアスするため
の制御端子となつていることを特徴とする。
また本発明は、双安定マルチバイブレータ回路
において、この双安定マルチバイブレータ回路が
互いに同じ導電型の第１、第２、第３および第４
トランジスタを有しており、これらトランジスタ
の各々が第１および第２端子と制御端子とを有し
ており、第１トランジスタの第２端子は供給電圧
発生器の第１の極および第２トランジスタの制御
端子にそれぞれ抵抗を経て接続されており、第２
トランジスタの第２端子は供給電圧発生器の第１
の極および第１トランジスタの制御端子にそれぞ
れ抵抗を経て接続されており、第１および第２ト
ランジスタの第２端子はそれぞれ双安定マルチバ
イブレータ回路の第１および第２出力端子となつ
ており、第３および第４トランジスタの第２端子
は第１トランジスタの制御端子および第２トラン
ジスタの制御端子にそれぞれ接続されており、第
３および第４トランジスタの第１端子は供給電圧
発生器の第２の極に接続されており、第３および
第４トランジスタの制御端子は双安定マルチバイ
ブレータ回路の入力端子となつており、前記の双
安定マルチバイブレータ回路が更に第５、第６お
よび第７トランジスタを有しており、これら第
５、第６および第７トランジスタは他のトランジ
スタの導電型と同じ導電型を有するとともにその
各々は第１および第２端子と制御端子とを有して
おり、第５トランジスタの第１端子は供給電圧発
生器の第２の極に接続されており、この供給電圧
発生器の第２の極には第６および第７トランジス
タの第１端子が回路切換手段を経て接続されてお
り、この回路の切換手段には、当該回路切換手段
により第６および第７トランジスタの一方の第１
端子を供給電圧発生器の第２の極に選択的に接続
しうるようにするための制御端子が設けられてお
り、第５トランジスタの第２端子は第１および第
２トランジスタの第１端子と第６および第７トラ
ンジスタの制御端子とに接続されており、第６お
よび第７トランジスタの第２端子は第１トランジ
スタの制御端子と第２トランジスタの第２端子と
の間のいずれかの接続点および第２トランジスタ
の制御端子と第１トランジスタの第２端子との間
のいずかの接続点にそれぞれ接続されており、第
５トランジスタの制御端子は、第６トランジスタ
の第１端子が供給電圧発生器の第２の極に接続さ
れているか或いは第７トランジスタの第１端子が
供給電圧発生器の第２の極に接続されているかに
応じてそれぞれ第１出力端子或いは第２出力端子
を優先状態にバイアスするための制御端子となつ
ていることを特徴とする。
において、この双安定マルチバイブレータ回路が
互いに同じ導電型の第１、第２、第３および第４
トランジスタを有しており、これらトランジスタ
の各々が第１および第２端子と制御端子とを有し
ており、第１トランジスタの第２端子は供給電圧
発生器の第１の極および第２トランジスタの制御
端子にそれぞれ抵抗を経て接続されており、第２
トランジスタの第２端子は供給電圧発生器の第１
の極および第１トランジスタの制御端子にそれぞ
れ抵抗を経て接続されており、第１および第２ト
ランジスタの第２端子はそれぞれ双安定マルチバ
イブレータ回路の第１および第２出力端子となつ
ており、第３および第４トランジスタの第２端子
は第１トランジスタの制御端子および第２トラン
ジスタの制御端子にそれぞれ接続されており、第
３および第４トランジスタの第１端子は供給電圧
発生器の第２の極に接続されており、第３および
第４トランジスタの制御端子は双安定マルチバイ
ブレータ回路の入力端子となつており、前記の双
安定マルチバイブレータ回路が更に第５、第６お
よび第７トランジスタを有しており、これら第
５、第６および第７トランジスタは他のトランジ
スタの導電型と同じ導電型を有するとともにその
各々は第１および第２端子と制御端子とを有して
おり、第５トランジスタの第１端子は供給電圧発
生器の第２の極に接続されており、この供給電圧
発生器の第２の極には第６および第７トランジス
タの第１端子が回路切換手段を経て接続されてお
り、この回路の切換手段には、当該回路切換手段
により第６および第７トランジスタの一方の第１
端子を供給電圧発生器の第２の極に選択的に接続
しうるようにするための制御端子が設けられてお
り、第５トランジスタの第２端子は第１および第
２トランジスタの第１端子と第６および第７トラ
ンジスタの制御端子とに接続されており、第６お
よび第７トランジスタの第２端子は第１トランジ
スタの制御端子と第２トランジスタの第２端子と
の間のいずれかの接続点および第２トランジスタ
の制御端子と第１トランジスタの第２端子との間
のいずかの接続点にそれぞれ接続されており、第
５トランジスタの制御端子は、第６トランジスタ
の第１端子が供給電圧発生器の第２の極に接続さ
れているか或いは第７トランジスタの第１端子が
供給電圧発生器の第２の極に接続されているかに
応じてそれぞれ第１出力端子或いは第２出力端子
を優先状態にバイアスするための制御端子となつ
ていることを特徴とする。
本発明によれば、常規作動状態において双安定
マルチバイブレータの状態を決定する入力変数が
とる値にかかわらず優先状態にもバイアスしうる
出力端子を有し、モノリシツク集積回路に集積化
でき、産業上の点からして経済的な双安定マルチ
バイブレータを得ることができる。
マルチバイブレータの状態を決定する入力変数が
とる値にかかわらず優先状態にもバイアスしうる
出力端子を有し、モノリシツク集積回路に集積化
でき、産業上の点からして経済的な双安定マルチ
バイブレータを得ることができる。
図面につき本発明を説明する。
第１図に示す本発明の一例の双安定マルチバイ
ブレータはnpn型の第１、第２、第３および第４
バイポーラトランジスタT1，T2，T3およびT4を
有する。トランジスタT1のコレクタは抵抗R1を
経て供給電圧発生器の正極＋VCCに接続するとと
もに抵抗R12を経てトランジスタT2のベースに接
続する。トランジスタT2のコレクタは抵抗R2を
経て前記の正極＋VCCに接続するとともに抵抗
R21を経てトランジスタT1のベースに接続する。
ブレータはnpn型の第１、第２、第３および第４
バイポーラトランジスタT1，T2，T3およびT4を
有する。トランジスタT1のコレクタは抵抗R1を
経て供給電圧発生器の正極＋VCCに接続するとと
もに抵抗R12を経てトランジスタT2のベースに接
続する。トランジスタT2のコレクタは抵抗R2を
経て前記の正極＋VCCに接続するとともに抵抗
R21を経てトランジスタT1のベースに接続する。
トランジスタT1およびT2のベースはトランジ
スタT3およびT4のコレクタにそれぞれ接続し、
これらトランジスタT3およびT4のエミツタは供
給電圧発生器の負極−VCCに接続する。トランジ
スタT1，T2，T3およびT4はこれらの接続線とと
もにRS型の双安定マルチバイブレータを構成し、
そのトランジスタT3およびT4のベースがＳ（セツ
ト）およびＲ（リセツト）でそれぞれ示してある
入力端子をそれぞれ構成し、トランジスタT1お
よびT2のコレクタが出力端子Ｑおよびをそれ
ぞれ構成する。第１図のマルチバイブレータは更
に、npn型の第５および第６バイポーラトランジ
スタT5およびT6を有している。トランジスタT1
およびT2のエミツタとトランジスタT6のベース
とはトランジスタT5のコレクタに接続し、トラ
ンジスタT6のコレクタはトランジスタT1のベー
スとトランジスタT2のコレクタとの間の接続点
に接続し、トランジスタT5およびT6のエミツタ
は負極−VCCに接続する。トランジスタT5のベー
スは双安定マルチバイブレータを優先状態にバイ
アスするための端子PRを構成する。
スタT3およびT4のコレクタにそれぞれ接続し、
これらトランジスタT3およびT4のエミツタは供
給電圧発生器の負極−VCCに接続する。トランジ
スタT1，T2，T3およびT4はこれらの接続線とと
もにRS型の双安定マルチバイブレータを構成し、
そのトランジスタT3およびT4のベースがＳ（セツ
ト）およびＲ（リセツト）でそれぞれ示してある
入力端子をそれぞれ構成し、トランジスタT1お
よびT2のコレクタが出力端子Ｑおよびをそれ
ぞれ構成する。第１図のマルチバイブレータは更
に、npn型の第５および第６バイポーラトランジ
スタT5およびT6を有している。トランジスタT1
およびT2のエミツタとトランジスタT6のベース
とはトランジスタT5のコレクタに接続し、トラ
ンジスタT6のコレクタはトランジスタT1のベー
スとトランジスタT2のコレクタとの間の接続点
に接続し、トランジスタT5およびT6のエミツタ
は負極−VCCに接続する。トランジスタT5のベー
スは双安定マルチバイブレータを優先状態にバイ
アスするための端子PRを構成する。
第２図に示す双安定マルチバイブレータは第１
図に示すものに類似するも、第２図に示す双安定
マルチバイブレータは更にnpn型の第７バイポー
ラトランジスタT7をも有し、このトランジスタ
T7のコレクタおよびベースはトランジスタT2の
ベースとトランジスタT1のコレクタとの間の接
続点およびトランジスタT5のコレクタにそれぞ
れ接続されており、更にトランジスタT6のエミ
ツタは負極−VCCに直接接続されずにトランジス
タT7のエミツタとともに第２図にブロツクSWで
示す回路切換手段を経て負極−VCCに接続されて
おり、この回路切換手段にはトランジスタT6お
よびT7のエミツタを負極−VCCに交互に接続しう
るようにする制御端子Ｃが設けられている。
図に示すものに類似するも、第２図に示す双安定
マルチバイブレータは更にnpn型の第７バイポー
ラトランジスタT7をも有し、このトランジスタ
T7のコレクタおよびベースはトランジスタT2の
ベースとトランジスタT1のコレクタとの間の接
続点およびトランジスタT5のコレクタにそれぞ
れ接続されており、更にトランジスタT6のエミ
ツタは負極−VCCに直接接続されずにトランジス
タT7のエミツタとともに第２図にブロツクSWで
示す回路切換手段を経て負極−VCCに接続されて
おり、この回路切換手段にはトランジスタT6お
よびT7のエミツタを負極−VCCに交互に接続しう
るようにする制御端子Ｃが設けられている。
次に第１図に示す双安定マルチバイブレータの
作動を、負極−VCCの基準電位に対する端子PR
の電位がトランジスタT5を飽和導通状態にする
は或いは遮断状態にする２つの場合を区別して説
明する。
作動を、負極−VCCの基準電位に対する端子PR
の電位がトランジスタT5を飽和導通状態にする
は或いは遮断状態にする２つの場合を区別して説
明する。
第１の場合、すなわちベース−エミツタ電圧が
高い場合には、トランジスタT5にトランジスタ
T1およびT2のエミツタ電流が全て流れ、トラン
ジスタT6が遮断し、このトランジスタT6により、
トランジスタT1，T2，T3およびT4と抵抗R1，
R2，R12およびR21とを有する構成のRS型の双安
定マルチバイブレータの常規作動に何等影響を及
ぼさない。
高い場合には、トランジスタT5にトランジスタ
T1およびT2のエミツタ電流が全て流れ、トラン
ジスタT6が遮断し、このトランジスタT6により、
トランジスタT1，T2，T3およびT4と抵抗R1，
R2，R12およびR21とを有する構成のRS型の双安
定マルチバイブレータの常規作動に何等影響を及
ぼさない。
トランジスタT3およびT4のベース−エミツタ
電圧がこれらトランジスタを遮断せしめるような
電圧であるものとすると、すなわち入力端子Ｓお
よびＲと関連する双方の変数が値０となる（要す
るにＳ＝０、Ｒ＝０となる）ものとすると、トラ
ンジスタT1およびT2のバイアス状態が変化せず、
マルチバイブレータが先存の状態を維持し、後の
状態と関連して出力変数として取出した出力端子
Ｑおよびの電位は変化しない。
電圧がこれらトランジスタを遮断せしめるような
電圧であるものとすると、すなわち入力端子Ｓお
よびＲと関連する双方の変数が値０となる（要す
るにＳ＝０、Ｒ＝０となる）ものとすると、トラ
ンジスタT1およびT2のバイアス状態が変化せず、
マルチバイブレータが先存の状態を維持し、後の
状態と関連して出力変数として取出した出力端子
Ｑおよびの電位は変化しない。
しかし、入力端子Ｓにおける変数が値１とな
り、入力端子Ｒにおける変数が値０となるものと
すると（すなわちＳ＝１、Ｒ＝０とすると）、ト
ランジスタT3が飽和状態となり、これによりト
ランジスタT1を遮断せしめ、一方トランジスタ
T4は遮断状態となり、従つてトランジスタT2が
飽和状態となる。従つて、適当な値とした分圧器
抵抗R1，R12における電圧降下により出力端子Ｑ
の電位を高レベル１まで高め、出力端子はトラ
ンジスタT2の飽和の為に低レベル０になる（要
するに前の状態にかかわらずＱ＝１、＝０とな
る）。
り、入力端子Ｒにおける変数が値０となるものと
すると（すなわちＳ＝１、Ｒ＝０とすると）、ト
ランジスタT3が飽和状態となり、これによりト
ランジスタT1を遮断せしめ、一方トランジスタ
T4は遮断状態となり、従つてトランジスタT2が
飽和状態となる。従つて、適当な値とした分圧器
抵抗R1，R12における電圧降下により出力端子Ｑ
の電位を高レベル１まで高め、出力端子はトラ
ンジスタT2の飽和の為に低レベル０になる（要
するに前の状態にかかわらずＱ＝１、＝０とな
る）。
反対の場合、すなわちＳ＝０、Ｒ＝１の場合に
は、トランジスタT3が遮断し、トランジスタT1
が飽和状態となり、一方飽和状態のトランジスタ
T4によりトランジスタT2を遮断せしめる。トラ
ンジスタT1およびT4の飽和状態におけるコレク
タ−エミツタ電圧は小さいため、出力端子Ｑの電
位はレベル０まで降下し、一方分圧器抵抗R2，
R21における電圧降下により出力端子の電位を
レベル１まで高める（すなわち前の状態にかかわ
らずＱ＝０、＝１となる）。
は、トランジスタT3が遮断し、トランジスタT1
が飽和状態となり、一方飽和状態のトランジスタ
T4によりトランジスタT2を遮断せしめる。トラ
ンジスタT1およびT4の飽和状態におけるコレク
タ−エミツタ電圧は小さいため、出力端子Ｑの電
位はレベル０まで降下し、一方分圧器抵抗R2，
R21における電圧降下により出力端子の電位を
レベル１まで高める（すなわち前の状態にかかわ
らずＱ＝０、＝１となる）。
入力変数が同時に値１を有すると、トランジス
タT3およびT4の双方が飽和し、トランジスタT1
およびT2の双方が遮断する。双方の出力端子の
電位は分圧器R1，R12およびR2，R21によつて決
まる電位となり、前の状態にかかわらずＱ＝１、
Ｑ＝１となる。
タT3およびT4の双方が飽和し、トランジスタT1
およびT2の双方が遮断する。双方の出力端子の
電位は分圧器R1，R12およびR2，R21によつて決
まる電位となり、前の状態にかかわらずＱ＝１、
Ｑ＝１となる。
しかし、端子PRにおける電位レベルがトラン
ジスタT5を導通せしめ得ないようなレベルであ
る場合には、回路の作動は変更され、この回路が
最早や順次回路とみなすことができず、所定の瞬
時の出力が同じ瞬時の入力の値にのみ依存する組
合せ回路とみなしうるようになる。しかし、容易
に理解しうるように、出力端子Ｑは入力の特定の
状態にかかわらず優先状態１にバイアスされる。
ジスタT5を導通せしめ得ないようなレベルであ
る場合には、回路の作動は変更され、この回路が
最早や順次回路とみなすことができず、所定の瞬
時の出力が同じ瞬時の入力の値にのみ依存する組
合せ回路とみなしうるようになる。しかし、容易
に理解しうるように、出力端子Ｑは入力の特定の
状態にかかわらず優先状態１にバイアスされる。
次に入力の種々の可能な状態を説明する。
トランジスタT5が遮断されていると、Ｓ＝０、
Ｒ＝０およびＳ＝１、Ｒ＝０の双方に対し、トラ
ンジスタT1およびT2のエミツタ電流は最早やト
ランジスタT5に流れないためにトランジスタT6
のベースを流れることによりこのトランジスタ
T6が飽和状態に導通せしめられる。このトラン
ジスタT6が飽和することにより（且つＳ＝１の
場合にはトランジスタT3が飽和することにより）
トランジスタT1を遮断せしめ、従つて出力端子
Ｑは分圧器抵抗R1，R12によつて設定された電位
状態の結果として状態１にバイアスされるように
なる。
Ｒ＝０およびＳ＝１、Ｒ＝０の双方に対し、トラ
ンジスタT1およびT2のエミツタ電流は最早やト
ランジスタT5に流れないためにトランジスタT6
のベースを流れることによりこのトランジスタ
T6が飽和状態に導通せしめられる。このトラン
ジスタT6が飽和することにより（且つＳ＝１の
場合にはトランジスタT3が飽和することにより）
トランジスタT1を遮断せしめ、従つて出力端子
Ｑは分圧器抵抗R1，R12によつて設定された電位
状態の結果として状態１にバイアスされるように
なる。
Ｓ＝０、Ｒ＝１の場合には、トランジスタT4
が飽和状態となり、トランジスタT2およびT3が
遮断状態となる。抵抗R2，R21を流れる電流によ
りトランジスタT1を導通状態に維持する傾向に
あり、トランジスタT1のエミツタ電流は、トラ
ンジスタT5に流れないためにトランジスタT6を
飽和させるのに充分である。トランジスタT6は
飽和状態にあるため、トランジスタT1のベース
はこのトランジスタT1を遮断しきい値付近で導
通状態に維持するような電位レベルにあり、従つ
てトランジスタT1のコレクタ電流は極めて小さ
く、従つて分圧器抵抗R1，R12によつて設定され
る電位状態により出力端子Ｑを状態１にバイアス
する。
が飽和状態となり、トランジスタT2およびT3が
遮断状態となる。抵抗R2，R21を流れる電流によ
りトランジスタT1を導通状態に維持する傾向に
あり、トランジスタT1のエミツタ電流は、トラ
ンジスタT5に流れないためにトランジスタT6を
飽和させるのに充分である。トランジスタT6は
飽和状態にあるため、トランジスタT1のベース
はこのトランジスタT1を遮断しきい値付近で導
通状態に維持するような電位レベルにあり、従つ
てトランジスタT1のコレクタ電流は極めて小さ
く、従つて分圧器抵抗R1，R12によつて設定され
る電位状態により出力端子Ｑを状態１にバイアス
する。
Ｓ＝１、Ｒ＝１の場合には、トランジスタT3
およびT4が飽和し、トランジスタT1，T2および
T3が遮断する。この場合にも出力端子Ｑは分圧
器抵抗R1，R12によつて設定される電位状態の結
果として状態１にバイアスされる。
およびT4が飽和し、トランジスタT1，T2および
T3が遮断する。この場合にも出力端子Ｑは分圧
器抵抗R1，R12によつて設定される電位状態の結
果として状態１にバイアスされる。
従つて、トランジスタT5が遮断している場合
には、出力端子Ｑは優先状態にバイアスされる
も、出力端子の状態は入力端子ＳおよびＲの入
力状態に依存し、０或いは１となりうる。
には、出力端子Ｑは優先状態にバイアスされる
も、出力端子の状態は入力端子ＳおよびＲの入
力状態に依存し、０或いは１となりうる。
トランジスタT6のコレクタがトランジスタT2
のベースとトランジスタT1のコレクタとの間の
いかなる接続点に接続されていても、回路構造は
第１図の回路構造と同じである。入出力の種類が
同じであれば、第１図の回路の作動の説明はＱと
Ｑとを交換しても有効である。この場合、トラン
ジスタT5を遮断させることにより出力端子を
所定の状態、特に状態１にバイアスし、出力端子
Ｑは入力端子ＳおよびＲの状態の関数として状態
０或いは１になる。
のベースとトランジスタT1のコレクタとの間の
いかなる接続点に接続されていても、回路構造は
第１図の回路構造と同じである。入出力の種類が
同じであれば、第１図の回路の作動の説明はＱと
Ｑとを交換しても有効である。この場合、トラン
ジスタT5を遮断させることにより出力端子を
所定の状態、特に状態１にバイアスし、出力端子
Ｑは入力端子ＳおよびＲの状態の関数として状態
０或いは１になる。
第２図に示す回路においては、トランジスタ
T5が遮断している場合、制御端子Ｃによりトラ
ンジスタT6およびT7を交互に飽和状態に導通せ
しめうるようにし、これらの双方の場合、作動し
ている回路の部分は第１図の回路と完全に同じで
ある。その理由は、第２図のトランジスタT6の
コレクタはトランジスタT1のベースとトランジ
スタT2のコレクタとの間の接続点に接続され、
トランジスタT7のコレクタはトランジスタT2の
ベースとトランジスタT1のコレクタとの間の接
続点に接続されているためである。前述したとこ
ろから明らかなよううに、トランジスタT6が導
通している場合には、出力端子Ｑが優先状態１に
バイアスされ、トランジスタT7が導通している
場合には、出力端子が優先状態１にバイアスさ
れる。
T5が遮断している場合、制御端子Ｃによりトラ
ンジスタT6およびT7を交互に飽和状態に導通せ
しめうるようにし、これらの双方の場合、作動し
ている回路の部分は第１図の回路と完全に同じで
ある。その理由は、第２図のトランジスタT6の
コレクタはトランジスタT1のベースとトランジ
スタT2のコレクタとの間の接続点に接続され、
トランジスタT7のコレクタはトランジスタT2の
ベースとトランジスタT1のコレクタとの間の接
続点に接続されているためである。前述したとこ
ろから明らかなよううに、トランジスタT6が導
通している場合には、出力端子Ｑが優先状態１に
バイアスされ、トランジスタT7が導通している
場合には、出力端子が優先状態１にバイアスさ
れる。
要するに、第２図の回路は、トランジスタT5
が導通している場合には通常のRS型の双安定マ
ルチバイブレータであり、トランジスタT5が遮
断している場合には２つの出力端子Ｑおよびの
うち制御端子Ｃによつて決まる方の出力端子を入
力端子の状態にかかわらず優先状態１にバイアス
しうる組合せ回路として作動する。
が導通している場合には通常のRS型の双安定マ
ルチバイブレータであり、トランジスタT5が遮
断している場合には２つの出力端子Ｑおよびの
うち制御端子Ｃによつて決まる方の出力端子を入
力端子の状態にかかわらず優先状態１にバイアス
しうる組合せ回路として作動する。
このような双安定マルチバイブレータ回路は特
に既知の集積化技術を用いてモノリシツク半導体
片に集積化するのに適している。この回路に用い
られている抵抗およびトランジスタの個数は少な
く、トランジスタの導電型は全て同じであるた
め、この回路は産業的な観点からして経済的なも
のである。
に既知の集積化技術を用いてモノリシツク半導体
片に集積化するのに適している。この回路に用い
られている抵抗およびトランジスタの個数は少な
く、トランジスタの導電型は全て同じであるた
め、この回路は産業的な観点からして経済的なも
のである。
上述したところでは本発明を２例につき説明し
たが、本発明はこれらの例に限定されず、幾多の
変更を加えうること勿論である。例えば、電界効
果トランジスタ、特にMOS型の電界効果トラン
ジスタを用いて当業者にとつて既知の適当な回路
変更を行なつて第１および２図の回路を構成する
ことができる。
たが、本発明はこれらの例に限定されず、幾多の
変更を加えうること勿論である。例えば、電界効
果トランジスタ、特にMOS型の電界効果トラン
ジスタを用いて当業者にとつて既知の適当な回路
変更を行なつて第１および２図の回路を構成する
ことができる。
第１図は、優先状態にバイアスしうる出力端子
を有する本発明双安定マルチバイブレータ回路の
一例を示す回路図、第２図は、本発明双安定マル
チバイブレータ回路の他の例を示す回路図であ
る。 T1，T2，T3，T4，T5，T6，T7……トランジ
スタ、R1，R2，R12，R21……抵抗、Ｓ……セツ
ト入力端子、Ｒ……リセツト入力端子、PR……
優先端子、Ｃ……制御端子、Ｑ，……出力端
子。
を有する本発明双安定マルチバイブレータ回路の
一例を示す回路図、第２図は、本発明双安定マル
チバイブレータ回路の他の例を示す回路図であ
る。 T1，T2，T3，T4，T5，T6，T7……トランジ
スタ、R1，R2，R12，R21……抵抗、Ｓ……セツ
ト入力端子、Ｒ……リセツト入力端子、PR……
優先端子、Ｃ……制御端子、Ｑ，……出力端
子。
Claims (1)
- 【特許請求の範囲】 １ 双安定マルチバイブレータ回路において、こ
の双安定マルチバイブレータ回路が互いに同じ導
電型の第１、第２、第３および第４トランジスタ
を有しており、これらトランジスタの各々が第１
および第２端子と制御端子とを有しており、第１
トランジスタの第２端子は供給電圧発生器の第１
の極および第２トランジスタの制御端子にそれぞ
れ抵抗を経て接続されており、第２トランジスタ
の第２端子は供給電圧発生器の第１の極および第
１トランジスタの制御端子にそれぞれ抵抗を経て
接続されており、第１トランジスタの第２端子は
双安定マルチバイブレータ回路の第１出力端子と
なつており、第３および第４トランジスタの第２
端子は第１トランジスタの制御端子および第２ト
ランジスタの制御端子にそれぞれ接続されてお
り、第３および第４トランジスタの第１端子は供
給電圧発生器の第２の極に接続されており、第３
および第４トランジスタの制御端子は双安定マル
チバイブレータ回路の入力端子となつており、前
記の双安定マルチバイブレータ回路が更に第５お
よび第６トランジスタを有しており、これら第５
および第６トランジスタは他のトランジスタの導
電型と同じ導電型を有するとともにその各々は第
１および第２端子と制御端子とを有しており、第
５および第６トランジスタの第１端子は供給電圧
発生器の第２の極に接続されており、第５トラン
ジスタの第２端子は第６トランジスタの制御端子
と第１および第２トランジスタの第１端子とに接
続されており、第６トランジスタの第２端子は第
１トランジスタの制御端子と第２トランジスタの
第２端子との間のいずれかの接続点に接続されて
おり、第５トランジスタの制御端子は第１出力端
子を予定の優先状態にバイアスするための制御端
子となつていることを特徴とする双安定マルチバ
イブレータ回路。 ２ 特許請求の範囲第１項に記載の双安定マルチ
バイブレータ回路において、トランジスタをバイ
ポーラトランジスタとし、第１端子、制御端子お
よび第２端子をそれぞれエミツタ、ベースおよび
コレクタとしたことを特徴とする双安定マルチバ
イブレータ回路。 ３ 特許請求の範囲第１項または第２項に記載の
双安定マルチバイブレータ回路において、この双
安定マルチバイブレータ回路をモノリシツク半導
体チツプに集積化したことを特徴とする双安定マ
ルチバイブレータ回路。 ４ 双安定マルチバイブレータ回路において、こ
の双安定マルチバイブレータ回路が互いに同じ導
電型の第１、第２、第３および第４トランジスタ
を有しており、これらトランジスタの各々が第１
および第２端子と制御端子とを有しており、第１
トランジスタの第２端子は供給電圧発生器の第１
の極および第２トランジスタの制御端子にそれぞ
れ抵抗を経て接続されており、第２トランジスタ
の第２端子は供給電圧発生器の第１の極および第
１トランジスタの制御端子にそれぞれ抵抗を経て
接続されており、第１および第２トランジスタの
第２端子はそれぞれ双安定マルチバイブレータ回
路の第１および第２出力端子となつており、第３
および第４トランジスタの第２端子は第１トラン
ジスタの制御端子および第２トランジスタの制御
端子にそれぞれ接続されており、第３および第４
トランジスタの第１端子は供給電圧発生器の第２
の極に接続されており、第３および第４トランジ
スタの制御端子は双安定マルチバイブレータ回路
の入力端子となつており、前記の双安定マルチバ
イブレータ回路が更に第５、第６および第７トラ
ンジスタを有しており、これら第５、第６および
第７トランジスタは他のトランジスタの導電型と
同じ導電型を有するとともにその各々は第１およ
び第２端子と制御端子とを有しており、第５トラ
ンジスタの第１端子は供給電圧発生器の第２の極
に接続されており、この供給電圧発生器の第２の
極には第６および第７トランジスタの第１端子が
回路切換手段を経て接続されており、この回路の
切換手段には、当該回路切換手段により第６およ
び第７トランジスタの一方の第１端子を供給電圧
発生器の第２の極に選択的に接続しうるようにす
るための制御端子が設けられており、第５トラン
ジスタの第２端子は第１および第２トランジスタ
の第１端子と第６および第７トランジスタの制御
端子とに接続されており、第６および第７トラン
ジスタの第２端子は第１トランジスタの制御端子
と第２トランジスタの第２端子との間のいずれか
の接続点および第２トランジスタの制御端子と第
１トランジスタの第２端子との間のいずかの接続
点にそれぞれ接続されており、第５トランジスタ
の制御端子は、第６トランジスタの第１端子が供
給電圧発生器の第２の極に接続されているか或い
は第７トランジスタの第１端子が供給電圧発生器
の第２の極に接続されているかに応じてそれぞれ
第１出力端子或いは第２出力端子を優先状態にバ
イアスするための制御端子となつていることを特
徴とする双安定マルチバイブレータ回路。 ５ 特許請求の範囲第４項に記載の双安定マルチ
バイブレータ回路において、トランジスタをバイ
ポーラトランジスタとし、第１端子、制御端子お
よび第２端子をそれぞれエミツタ、ベースおよび
コレクタとしたことを特徴とする双安定マルチバ
イブレータ回路。 ６ 特許請求の範囲第４項または第５項に記載の
双安定マルチバイブレータ回路において、この双
安定マルチバイブレータ回路をモノリシツク半導
体チツプに集積化したことを特徴とする双安定マ
ルチバイブレータ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT21486A/82 | 1982-05-26 | ||
| IT8221486A IT1210890B (it) | 1982-05-26 | 1982-05-26 | Circuito multivibratore, integrabile monoliticamente, avente un'uscita posizionabile in uno stato preferenziale. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59221A JPS59221A (ja) | 1984-01-05 |
| JPH0155778B2 true JPH0155778B2 (ja) | 1989-11-27 |
Family
ID=11182530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58089306A Granted JPS59221A (ja) | 1982-05-26 | 1983-05-23 | 双安定マルチバイブレ−タ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4553046A (ja) |
| JP (1) | JPS59221A (ja) |
| DE (1) | DE3318957A1 (ja) |
| FR (1) | FR2530895B1 (ja) |
| GB (1) | GB2120888B (ja) |
| IT (1) | IT1210890B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0827460B2 (ja) * | 1987-01-29 | 1996-03-21 | キヤノン株式会社 | 光学変調素子 |
| US4874966A (en) * | 1987-01-31 | 1989-10-17 | U.S. Philips Corporation | Multivibrator circuit having compensated delay time |
| DE3827739A1 (de) * | 1988-08-16 | 1990-02-22 | Rheinmetall Gmbh | Treibkaefig fuer ein drallstabilisiertes geschoss |
| US5448188A (en) * | 1990-11-30 | 1995-09-05 | Fuji Photo Film Co., Ltd. | Signal processing device for providing a signal corresponding to an input signal and for providing a signal which does not correspond to the input signal |
| US5397944A (en) * | 1993-04-09 | 1995-03-14 | Crystal Semiconductor Corporation | Dense offset calibration circuitry and method |
| US5391935A (en) * | 1993-07-22 | 1995-02-21 | International Business Machines Corporation | Assertive latching flip-flop |
| JPH08195651A (ja) * | 1995-01-17 | 1996-07-30 | Toshiba Corp | 差動型ｒｓラッチ回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1085572B (de) * | 1958-03-14 | 1960-07-21 | Siemens Ag | Bistabile Kippschaltung mit Transistoren |
| GB1113306A (en) * | 1966-03-25 | 1968-05-15 | Standard Telephones Cables Ltd | Improvements in and relating to electrical bistable circuits |
| US3621289A (en) * | 1967-12-12 | 1971-11-16 | Tokyo Shibaura Electric Co | Master-slave type j-k flip-flop circuits comprised by current switching type logical circuits |
| US3753009A (en) * | 1971-08-23 | 1973-08-14 | Motorola Inc | Resettable binary flip-flop of the semiconductor type |
| US3976949A (en) * | 1975-01-13 | 1976-08-24 | Motorola, Inc. | Edge sensitive set-reset flip flop |
| US3971960A (en) * | 1975-03-05 | 1976-07-27 | Motorola, Inc. | Flip-flop false output rejection circuit |
| JPS52146162A (en) * | 1976-05-29 | 1977-12-05 | Toshiba Corp | Programmable counter |
| US4179628A (en) * | 1977-05-13 | 1979-12-18 | Sanyo Electric Co., Ltd. | Flip-flop having reset preferential function |
| GB1584724A (en) * | 1977-07-14 | 1981-02-18 | Philips Electronic Associated | Integrated injection logic circuits |
| US4274017A (en) * | 1978-12-26 | 1981-06-16 | International Business Machines Corporation | Cascode polarity hold latch having integrated set/reset capability |
| US4306162A (en) * | 1979-10-29 | 1981-12-15 | General Motors Corporation | R-S Flip-flop circuit having a predetermined initial operating condition |
-
1982
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