JPS5954330A - 電流切換え論理回路 - Google Patents
電流切換え論理回路Info
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- JPS5954330A JPS5954330A JP16563782A JP16563782A JPS5954330A JP S5954330 A JPS5954330 A JP S5954330A JP 16563782 A JP16563782 A JP 16563782A JP 16563782 A JP16563782 A JP 16563782A JP S5954330 A JPS5954330 A JP S5954330A
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- Japan
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- transistor
- collector
- current
- load
- voltage
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高速パルス整形回路又は、高速論理回路として
用いられる電流切換え論理回路に関するもめヤある。
用いられる電流切換え論理回路に関するもめヤある。
高よ、： ）ｖ ｘ （７）いう□８、あえいい、ヨ）
操作、１１流切換え回路が良く用いられている。このよ
うな電流切換え論理回路は第１図に示すように電流切換
え用トランジスタ１．２％定電流回路（又は抵抗器）３
、コレクタ負荷抵抗器４，５と、信号入力端子１′、比
戦基準電位入カ端子２′、コレクタ出力端子４ ／ 、
５．／、負電圧電源端子３′等の端子を含んで構□成
されてセリ、入力端子１′に入力する入力信号のパ電圧
−よりトランジスタ１．２に流れるコレクタ電流を相互
に切り換えるものである。
操作、１１流切換え回路が良く用いられている。このよ
うな電流切換え論理回路は第１図に示すように電流切換
え用トランジスタ１．２％定電流回路（又は抵抗器）３
、コレクタ負荷抵抗器４，５と、信号入力端子１′、比
戦基準電位入カ端子２′、コレクタ出力端子４ ／ 、
５．／、負電圧電源端子３′等の端子を含んで構□成
されてセリ、入力端子１′に入力する入力信号のパ電圧
−よりトランジスタ１．２に流れるコレクタ電流を相互
に切り換えるものである。
ここで一方のトランジスタ１のコレクタ負荷４がオーフ
ン状態になると、ベース電Ｉｔが即エミッタ電流となる
ためにトランジスタのベース入力インピーダンスが角、
激に低下し、ベース入力電圧の低下を招き、両トランジ
スタ１，２のベース入力１セ、圧が不平衡となり、他方
のトランジスタ２のコレクタ出力波形が大きく変化する
。才たコレクタ負荷が大きく変動すると出力が不安定と
なり、場合によってはトランジスタがｆｊ３和してしま
い出力に完全な直流ｔ１圧しか現われなくなることもあ
る。
ン状態になると、ベース電Ｉｔが即エミッタ電流となる
ためにトランジスタのベース入力インピーダンスが角、
激に低下し、ベース入力電圧の低下を招き、両トランジ
スタ１，２のベース入力１セ、圧が不平衡となり、他方
のトランジスタ２のコレクタ出力波形が大きく変化する
。才たコレクタ負荷が大きく変動すると出力が不安定と
なり、場合によってはトランジスタがｆｊ３和してしま
い出力に完全な直流ｔ１圧しか現われなくなることもあ
る。
すなわち従来の電流切換え論理回路の出力波形は、出力
負荷抵抗器の有無又は大きな負荷変動により影響を受け
て安定な出力を維持できないという欠点を有する。
負荷抵抗器の有無又は大きな負荷変動により影響を受け
て安定な出力を維持できないという欠点を有する。
本発明によれはエミッタを共通に接続した複数のトラン
ジスタの前記エミッタに供給される電流を前記トランジ
スタのベースに印加する入力信号で切換工前記トランジ
スタのコレクタに接続された負荷に論理出力を供給する
電流切換え回路においτ、前記トランジスタのコレクタ
端子に所定のベース電圧を印加したエミッタ端子が接続
された他のトランジスタ、または前記トランジスタのコ
レクタ端子に一端が接続され他端に所定の電圧を印加し
たダイオードを含み、前記他のトランジスタ捷たはダイ
オードが負荷変動がないときはカットオフの状態にある
ことを特徴とする電流、切換え論理回路が得られる。
ジスタの前記エミッタに供給される電流を前記トランジ
スタのベースに印加する入力信号で切換工前記トランジ
スタのコレクタに接続された負荷に論理出力を供給する
電流切換え回路においτ、前記トランジスタのコレクタ
端子に所定のベース電圧を印加したエミッタ端子が接続
された他のトランジスタ、または前記トランジスタのコ
レクタ端子に一端が接続され他端に所定の電圧を印加し
たダイオードを含み、前記他のトランジスタ捷たはダイ
オードが負荷変動がないときはカットオフの状態にある
ことを特徴とする電流、切換え論理回路が得られる。
本発明の目的はｉｉ電流切換論理回路のコレクタ出力負
荷抵抗の有無又は大きな負荷変動に影響を及はされるこ
となく、常に安定した出力が得られる１（」流切換え論
理回路を提供することにある。
荷抵抗の有無又は大きな負荷変動に影響を及はされるこ
となく、常に安定した出力が得られる１（」流切換え論
理回路を提供することにある。
本発明の電流切換え論理回路は、従来回路に一定の電圧
が供給されたトランジスタ又はダイオードｆＫ：接Ｕシ
シているため、コレクタ負荷がオーフン状態又は、大き
な抵抗値になると論理出力端子に接続された前記トラン
ジスタ又はダイオードが接続点である一定の電圧を維持
して電流切換え論理回路の本来の動作を確保し、コレク
タ負荷がオーフン状態になっていない側のコレクタ出力
を確保することができる。
が供給されたトランジスタ又はダイオードｆＫ：接Ｕシ
シているため、コレクタ負荷がオーフン状態又は、大き
な抵抗値になると論理出力端子に接続された前記トラン
ジスタ又はダイオードが接続点である一定の電圧を維持
して電流切換え論理回路の本来の動作を確保し、コレク
タ負荷がオーフン状態になっていない側のコレクタ出力
を確保することができる。
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第２図は１本発明の第１の実施例を示す回路図である。
図中１．２は電流切換えのためのトランジスタ、６はト
ランジスタ１のコレクタ′電圧低Ｔを防止するだめのト
ランジスタ、４，５は各々トランジスタ１，２のコレク
タ負荷抵抗器、３は定電流回路又は抵抗器、１′は信号
入力端子、２′は比較基準電位入力端子、４／、Ｓ／は
コレクタ出力端子、３′は負荷電圧型温端子、６′は定
電位ベース電圧端子である。
ランジスタ１のコレクタ′電圧低Ｔを防止するだめのト
ランジスタ、４，５は各々トランジスタ１，２のコレク
タ負荷抵抗器、３は定電流回路又は抵抗器、１′は信号
入力端子、２′は比較基準電位入力端子、４／、Ｓ／は
コレクタ出力端子、３′は負荷電圧型温端子、６′は定
電位ベース電圧端子である。
トランジスタ１に人力する入力信号の入力信号電圧Ｖ、
に従っ℃、トラ／ジスタ１，２のコレクター流が相互に
切換えられ、入力信号電圧■１がトランジスタ２、に入
力する基準比較電圧Ｖｓｔより高い時は、トランジスタ
１のコレクタに電流が流れ、低い時は、トランジスタ２
のコレクタに電流が流れる。一方、トランジスタ６のベ
ースにはトランジスタ１のコレクタ出力電圧の最低値に
トランジスタ６０ベース・エミッタ間電圧を加えた電圧
より低く、かつ入力信号電圧Ｖｉの最低価よシ高い一定
の電圧を与えておくので１１通常はトランジスタ６はカ
ットオフの状態にあり、端子４′。
に従っ℃、トラ／ジスタ１，２のコレクター流が相互に
切換えられ、入力信号電圧■１がトランジスタ２、に入
力する基準比較電圧Ｖｓｔより高い時は、トランジスタ
１のコレクタに電流が流れ、低い時は、トランジスタ２
のコレクタに電流が流れる。一方、トランジスタ６のベ
ースにはトランジスタ１のコレクタ出力電圧の最低値に
トランジスタ６０ベース・エミッタ間電圧を加えた電圧
より低く、かつ入力信号電圧Ｖｉの最低価よシ高い一定
の電圧を与えておくので１１通常はトランジスタ６はカ
ットオフの状態にあり、端子４′。
５′のコレクタ電流には影響を力えない。しかし、コレ
クタ負荷抵抗器４がオーフン状態又は犬きく負荷変動し
た状態になると前記トラ／ジスタロのエミッタは一定の
電位を有するため、該トラ／ジスクロのエミッタからト
ランジスタ１のコレクタ電流が流れる。したがってトラ
ンジスタ１は飽和ｔ、＆い。！、たトランジスタ１のベ
ース入力インピーダンスは通常の状態と変わないためベ
ース入力電圧は一定となりトランジスタ１のコレクタ電
流はコレクタ負荷抵抗器４が端子４′に接続されている
時（あるいは負荷が変動していない時）と変わらない。
クタ負荷抵抗器４がオーフン状態又は犬きく負荷変動し
た状態になると前記トラ／ジスタロのエミッタは一定の
電位を有するため、該トラ／ジスクロのエミッタからト
ランジスタ１のコレクタ電流が流れる。したがってトラ
ンジスタ１は飽和ｔ、＆い。！、たトランジスタ１のベ
ース入力インピーダンスは通常の状態と変わないためベ
ース入力電圧は一定となりトランジスタ１のコレクタ電
流はコレクタ負荷抵抗器４が端子４′に接続されている
時（あるいは負荷が変動していない時）と変わらない。
しだがって相応するトランジスタ２の動作は通常動作を
維持し、その出力端子５′には通常の場合と同じ出力波
形が得られる。
維持し、その出力端子５′には通常の場合と同じ出力波
形が得られる。
また第２図のトランジスタをすべてＰＮＰ形に置き換え
、端子３′に与える直流重分電圧を正電位としても以上
の説明と全く同じ動作が行なわれる。
、端子３′に与える直流重分電圧を正電位としても以上
の説明と全く同じ動作が行なわれる。
第３図は本発明の第２の実施例を示す回路図でを）る。
本実施例は前記第１の実施例のトランジスタ２のコレク
タにも前記トランジスタ６と同様に一定のベース電圧が
供給されているトランジスタ７を追加したものである。
タにも前記トランジスタ６と同様に一定のベース電圧が
供給されているトランジスタ７を追加したものである。
これによってコレクタ負荷抵抗器４，５がオーダ／の状
態又は大きく負荷変動した状態になっても、前記第１の
実施例と同様にトランジスタ２には通常のコレクタ電流
が流れるため、トランジスタ１の出力端子４′には通常
と同じ出力波形が得られる。
態又は大きく負荷変動した状態になっても、前記第１の
実施例と同様にトランジスタ２には通常のコレクタ電流
が流れるため、トランジスタ１の出力端子４′には通常
と同じ出力波形が得られる。
また第３図のトランジスタを全てＰＮＰ形に置き換え、
端子３′に与える直流電源電圧を正電位としても同様な
動作を行なうことができる。
端子３′に与える直流電源電圧を正電位としても同様な
動作を行なうことができる。
第４図は本発明の第３の実施例を示す回路図で、並列接
続したトランジスタ８．９を設けることにより０Ｒ−Ｎ
ＯＲゲート論理回路を構成したものである。入力端子８
／、９／のそれぞれの入力信号の電圧Ｖ！＊Ｖ１１の一
方、又は両方が高電位になるとコレクタ負荷抵抗器４に
電流が流れ、出力端子４′に前記２つの入力信号のＮ
ＯＴｌ出力、出力端子５′にはＯＲ出力が得られる。
続したトランジスタ８．９を設けることにより０Ｒ−Ｎ
ＯＲゲート論理回路を構成したものである。入力端子８
／、９／のそれぞれの入力信号の電圧Ｖ！＊Ｖ１１の一
方、又は両方が高電位になるとコレクタ負荷抵抗器４に
電流が流れ、出力端子４′に前記２つの入力信号のＮ
ＯＴｌ出力、出力端子５′にはＯＲ出力が得られる。
第５図は第４の実施例を示す回路図である。本実施例は
、第１の実施例に用いたトランジスタ６をダイオード１
１に変更したものである。ダイオード１１のアノードに
は、出力端子４′の出力電圧の最低値にダイオード１１
のアノード・カソード間電圧を加えた電圧より低くかつ
入力端子１′への信号入力電圧Ｖｉの最低値よシ高い一
定の電圧を力えておくので、通常はダイオードの整流特
性により出力端子４／ 、 ５／の電流波形には影響を
力えない。
、第１の実施例に用いたトランジスタ６をダイオード１
１に変更したものである。ダイオード１１のアノードに
は、出力端子４′の出力電圧の最低値にダイオード１１
のアノード・カソード間電圧を加えた電圧より低くかつ
入力端子１′への信号入力電圧Ｖｉの最低値よシ高い一
定の電圧を力えておくので、通常はダイオードの整流特
性により出力端子４／ 、 ５／の電流波形には影響を
力えない。
ここでコレクタ負荷抵抗器４かオーフンの状態又は大き
く負荷変動した状態になると出力端子４′か
□ら流れ込む電流のかわりにダイオード１１のカ
ソードからトランジスタｌのコレクタ電流が流れ、トラ
ンジスタ１は飽和しない。この時のトランジスタ１のコ
レクタ電流はコレクタ負荷抵抗器４が出力端子４′に接
続されている時と変わらないため、トランジスタ２の動
作は通常動作を維持し、出力端子５′には正常に動作し
たときと同じ出力波形が得られる。
く負荷変動した状態になると出力端子４′か
□ら流れ込む電流のかわりにダイオード１１のカ
ソードからトランジスタｌのコレクタ電流が流れ、トラ
ンジスタ１は飽和しない。この時のトランジスタ１のコ
レクタ電流はコレクタ負荷抵抗器４が出力端子４′に接
続されている時と変わらないため、トランジスタ２の動
作は通常動作を維持し、出力端子５′には正常に動作し
たときと同じ出力波形が得られる。
またトランジスタ２のコレクタにもダイオードを追加す
れば、コレクタ負荷抵抗器５をオーグ／状態及び大きく
負荷変動させた状態にしても出力端子４′には正常に動
作するときと同じ出力波形が得られる。
れば、コレクタ負荷抵抗器５をオーグ／状態及び大きく
負荷変動させた状態にしても出力端子４′には正常に動
作するときと同じ出力波形が得られる。
さらに第５図のトランジスタを全てＰＮＰ型に置き換え
、端子ｅに与える電圧を正電位とし、ダイオード１１．
１２の向きを逆にしても本発明が適用され、以上の説明
と全く同じ動作が行なわれる。
、端子ｅに与える電圧を正電位とし、ダイオード１１．
１２の向きを逆にしても本発明が適用され、以上の説明
と全く同じ動作が行なわれる。
以上のように本発明による電流切換え論理回路はコレク
タ出力負荷の有無、又は大きな負荷変動に影響を及はさ
れることなく一定の撮幅で安定した出力を得ることがで
きるという効果がある。
タ出力負荷の有無、又は大きな負荷変動に影響を及はさ
れることなく一定の撮幅で安定した出力を得ることがで
きるという効果がある。
第１図は従来の電流切換え論理回路の回路図、第２図は
本発明の第１の実施例を示す回路図、第３図は本発明の
第２の実施例を示す回路図、第４図は本発明の第３の実
施例を示す回路図、第５図は本発明の第４の実施例を示
す回路図である。 第１〜５図において １．２・・・・・・トランジスタ、３・・４１定電流回
路及び抵抗器、４・・・・・・抵抗器、５・・・・・・
抵抗器、６・・・・・・トランジスタ、７，８，９．１
０・・・・・・トランジスタ、１１．１２・・・・・・
ダイオード、 １／ 、 ２／ 、 ｓ／ 、 ９／・
・・・・・比較基準電位入力端子又は信号入力端子、３
′・・・・・・負電圧′〔ヒ源端子、４／、Ｓ ／・・
・・・・出力端子、６′。 ７’、 １０’ 、 １１’、 １２’・・・・・・定
電位ベース電圧端子。 占。 第、２区 ８ ３′ 第４図 平２．５ 図
本発明の第１の実施例を示す回路図、第３図は本発明の
第２の実施例を示す回路図、第４図は本発明の第３の実
施例を示す回路図、第５図は本発明の第４の実施例を示
す回路図である。 第１〜５図において １．２・・・・・・トランジスタ、３・・４１定電流回
路及び抵抗器、４・・・・・・抵抗器、５・・・・・・
抵抗器、６・・・・・・トランジスタ、７，８，９．１
０・・・・・・トランジスタ、１１．１２・・・・・・
ダイオード、 １／ 、 ２／ 、 ｓ／ 、 ９／・
・・・・・比較基準電位入力端子又は信号入力端子、３
′・・・・・・負電圧′〔ヒ源端子、４／、Ｓ ／・・
・・・・出力端子、６′。 ７’、 １０’ 、 １１’、 １２’・・・・・・定
電位ベース電圧端子。 占。 第、２区 ８ ３′ 第４図 平２．５ 図
Claims (1)
- 【特許請求の範囲】 （１１エミッタを共通に接続した複数のトラフジ嘔りの
前記エミッタに供給される電流を前記トランジスタめベ
ースに印加する入力信号で切換え前記トランジスタのコ
レクタに接続された負荷に論理出力を供給する電流切換
え論理□回路にお□いて、前記トランジスタのコレクタ
端子に所定のベース電圧を印加したエミッタ端子が接続
□された他のトランジスタを含みこのトランジスタ□が
負荷変動がないときはカットオフ状態にあることを特徴
とする電流切換え論理回路。 （２） エミッタを共通にした複数のトランジスタの
前記エミッタに供給される電流を前記トランジスタのベ
ースに印加する入力信号で切換え前記トランジスタのコ
レクタに接続され弄負荷に論理出力を供給する電流切換
え論理回路において、前記トランジスタのコレクタ端子
に一端が接続され他端に所定の電圧を印加したタイオー
ドを １含みこのダイオードが負荷変動
がないときはカットオフ状態にあることを剃徴とする電
流切換え論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16563782A JPS5954330A (ja) | 1982-09-22 | 1982-09-22 | 電流切換え論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16563782A JPS5954330A (ja) | 1982-09-22 | 1982-09-22 | 電流切換え論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5954330A true JPS5954330A (ja) | 1984-03-29 |
Family
ID=15816141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16563782A Pending JPS5954330A (ja) | 1982-09-22 | 1982-09-22 | 電流切換え論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5954330A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910425A (en) * | 1987-10-05 | 1990-03-20 | Mitsubishi Denki Kabushiki Kaisha | Input buffer circuit |
-
1982
- 1982-09-22 JP JP16563782A patent/JPS5954330A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910425A (en) * | 1987-10-05 | 1990-03-20 | Mitsubishi Denki Kabushiki Kaisha | Input buffer circuit |
| US5043603A (en) * | 1987-10-05 | 1991-08-27 | Mitsubishi Denki Kabushiki Kaisha | Input buffer circuit |
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