JP2592990B2 - 電圧制御回路 - Google Patents
電圧制御回路Info
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- JP2592990B2 JP2592990B2 JP31103190A JP31103190A JP2592990B2 JP 2592990 B2 JP2592990 B2 JP 2592990B2 JP 31103190 A JP31103190 A JP 31103190A JP 31103190 A JP31103190 A JP 31103190A JP 2592990 B2 JP2592990 B2 JP 2592990B2
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- Japan
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- transistor
- voltage
- base
- emitter
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、CRタイマーのバッファ回路等で用いられる
電圧制御回路に関し、特に、入力インピーダンスが高
く、出力インピーダンスが低く、しかも入力電圧より高
い電圧が出力側に印加されてもその影響が入力側に現わ
れない電圧制御回路に関する。
電圧制御回路に関し、特に、入力インピーダンスが高
く、出力インピーダンスが低く、しかも入力電圧より高
い電圧が出力側に印加されてもその影響が入力側に現わ
れない電圧制御回路に関する。
（従来の技術） 前記のように入力インピーダンスが高く且つ出力イン
ピーダンスが低い電圧制御回路を個別部品で構成するに
は、トランジスタをコレクタ接地型式で使用すればよい
ことは知られており、該トランジスタのベースを入力と
し、エミッタを出力とすれば、出力電圧は入力電圧に応
じて変化する。
ピーダンスが低い電圧制御回路を個別部品で構成するに
は、トランジスタをコレクタ接地型式で使用すればよい
ことは知られており、該トランジスタのベースを入力と
し、エミッタを出力とすれば、出力電圧は入力電圧に応
じて変化する。
そして、入力電圧よりも高い電圧が出力側に強制印加
されても、その影響が入力側に現われないようにするた
めには、ベース・エミッタ間の逆耐圧定格が入出力間に
予想される電位差よりも大きいトランジスタを選定すれ
ばよい。
されても、その影響が入力側に現われないようにするた
めには、ベース・エミッタ間の逆耐圧定格が入出力間に
予想される電位差よりも大きいトランジスタを選定すれ
ばよい。
（発明が解決しようとする課題） しかるに、半導体集積回路においては、一の導電型ト
ランジスタについてはベース・エミッタ間の逆耐圧が大
きいものを製造することができるが、他の導電型トラン
ジスタについてはベース・エミッタ間の逆耐圧が著しく
小さいものしか製造できない場合がある。例えばNPN型
トランジスタのベース・エミッタの逆耐圧がPNP型トラ
ンジスタのベース・エミッタ間の逆耐圧に比べて著しく
小さい場合を挙げることができる。
ランジスタについてはベース・エミッタ間の逆耐圧が大
きいものを製造することができるが、他の導電型トラン
ジスタについてはベース・エミッタ間の逆耐圧が著しく
小さいものしか製造できない場合がある。例えばNPN型
トランジスタのベース・エミッタの逆耐圧がPNP型トラ
ンジスタのベース・エミッタ間の逆耐圧に比べて著しく
小さい場合を挙げることができる。
前記の場合には、コレクタ接地のNPN型トランジスタ
１段では出力側の高電圧印加に耐えることができないの
で、PNP型トランジスタのコレクタ接地を採用せざるを
得ず、回路構成の自由度が制限されるという問題点があ
る。
１段では出力側の高電圧印加に耐えることができないの
で、PNP型トランジスタのコレクタ接地を採用せざるを
得ず、回路構成の自由度が制限されるという問題点があ
る。
本発明は前記の問題点に鑑みてなされたものであり、
入力インピーダンスが高く、出力インピーダンスが低
く、しかも入力電圧よりも高い電圧が出力側に印加され
てもその影響が入力側に現われない電圧制御回路を提供
することを目的とする。
入力インピーダンスが高く、出力インピーダンスが低
く、しかも入力電圧よりも高い電圧が出力側に印加され
てもその影響が入力側に現われない電圧制御回路を提供
することを目的とする。
（課題を解決するための手段） 本発明の電圧制御回路は、出力段のコレクタ接地のト
ランジスタのベース・エミッタ間に加わる逆バイアス電
圧をダイオードで制限するものである。
ランジスタのベース・エミッタ間に加わる逆バイアス電
圧をダイオードで制限するものである。
具体的に本発明が講じた解決手段は、エミッタが負荷
に接続されたコレクタ接地の第１導電型トランジスタ
と、該第１導電型トランジスタのベース・エミッタ間に
接続され該第１導電型トランジスタのベース・エミッタ
間接合と逆方向の接合を有するダイオードと、コレクタ
及びベースが前記第１導電型トランジスタのベースに接
続されベース・エミッタ間の逆耐圧が前記第１導電型ト
ランジスタよりも大きい第１の第２導電型トランジスタ
と、エミッタが前記第１の第２導電型トランジスタのエ
ミッタに接続されたコレクタ接地の第２の第２導電型ト
ランジスタと、前記第１及び第２の第２導電型トランジ
スタのエミッタ同士の接続点に接続された電流源とを備
えている構成とするものである。
に接続されたコレクタ接地の第１導電型トランジスタ
と、該第１導電型トランジスタのベース・エミッタ間に
接続され該第１導電型トランジスタのベース・エミッタ
間接合と逆方向の接合を有するダイオードと、コレクタ
及びベースが前記第１導電型トランジスタのベースに接
続されベース・エミッタ間の逆耐圧が前記第１導電型ト
ランジスタよりも大きい第１の第２導電型トランジスタ
と、エミッタが前記第１の第２導電型トランジスタのエ
ミッタに接続されたコレクタ接地の第２の第２導電型ト
ランジスタと、前記第１及び第２の第２導電型トランジ
スタのエミッタ同士の接続点に接続された電流源とを備
えている構成とするものである。
（作用） 前記の構成により、入力段の第２の第２導電型トラン
ジスタと出力段の第１導電型トランジスタとがいずれも
コレクタ接地型式であるから、入力インピーダンスが高
く、出力インピーダンスが低い。しかも３つのトランジ
スタを通して出力電圧が入力電圧に応動して変化する。
ジスタと出力段の第１導電型トランジスタとがいずれも
コレクタ接地型式であるから、入力インピーダンスが高
く、出力インピーダンスが低い。しかも３つのトランジ
スタを通して出力電圧が入力電圧に応動して変化する。
また、入力電圧よりも高い電圧が出力段である第１導
電型トランジスタのエミッタに強制印加されると、入出
力間の電位差が第１導電型トランジスタのベース・エミ
ッタ間接合と第１の第２導電型トランジスタのベース・
エミッタ間接合とに分圧される。そして、これらのベー
ス・エミッタ間接合はいずれも逆バイアスとなる。とこ
ろが、第１導電型トランジスタには該第１導電型トラン
ジスタのベース・エミッタ間接合とは逆方向の接合を有
するダイオードが並列接続されているから、該第１導電
型トランジスタのベース・エミッタ間に加わる電圧はダ
イオードと同じく小さい順バイアス電圧になる。この分
だけ第１の第２導電型トランジスタのベース・エミッタ
間に加わる逆バイアス電圧が大きくなるが、該第１の第
２導電型トランジスタのベース・エミッタ間の逆耐圧が
大きいので、その影響が入力側に現れることはない。つ
まり、入力電圧より高い電圧が出力側に印加されてもそ
の影響が入力側に現れないのである。
電型トランジスタのエミッタに強制印加されると、入出
力間の電位差が第１導電型トランジスタのベース・エミ
ッタ間接合と第１の第２導電型トランジスタのベース・
エミッタ間接合とに分圧される。そして、これらのベー
ス・エミッタ間接合はいずれも逆バイアスとなる。とこ
ろが、第１導電型トランジスタには該第１導電型トラン
ジスタのベース・エミッタ間接合とは逆方向の接合を有
するダイオードが並列接続されているから、該第１導電
型トランジスタのベース・エミッタ間に加わる電圧はダ
イオードと同じく小さい順バイアス電圧になる。この分
だけ第１の第２導電型トランジスタのベース・エミッタ
間に加わる逆バイアス電圧が大きくなるが、該第１の第
２導電型トランジスタのベース・エミッタ間の逆耐圧が
大きいので、その影響が入力側に現れることはない。つ
まり、入力電圧より高い電圧が出力側に印加されてもそ
の影響が入力側に現れないのである。
さらに、第１及び第２の第２導電型トランジスタのエ
ミッタ同士の接続点に電流源を接続しているため、両第
２導電型トランジスタがバイアスされ、入力電圧に応動
してオフセットを以て変化する出力電圧が得られる。
ミッタ同士の接続点に電流源を接続しているため、両第
２導電型トランジスタがバイアスされ、入力電圧に応動
してオフセットを以て変化する出力電圧が得られる。
（実施例） 第１図は、本発明の一実施例に係る電圧制御回路の回
路図である。
路図である。
同図において、１はスイッチ、２は出力端子、３は電
圧源、４は負荷。５は第１導電型トランジスタとしての
NPN型トランジスタ、６は入力端子、７は第２の第２導
電型トランジスタとしてのPNP型トランジスタ、８は第
１の第２導電型トランジスタとしてのPNP型トランジス
タ、９は定電流源、10はダイオード、11は電源端子であ
る。ここで、NPN型トランジスタ５のベース・エミッタ
間の逆耐圧はPNP型トランジスタ7,8のベース・エミッタ
間の逆耐圧に比べて著しく小さいものとする。
圧源、４は負荷。５は第１導電型トランジスタとしての
NPN型トランジスタ、６は入力端子、７は第２の第２導
電型トランジスタとしてのPNP型トランジスタ、８は第
１の第２導電型トランジスタとしてのPNP型トランジス
タ、９は定電流源、10はダイオード、11は電源端子であ
る。ここで、NPN型トランジスタ５のベース・エミッタ
間の逆耐圧はPNP型トランジスタ7,8のベース・エミッタ
間の逆耐圧に比べて著しく小さいものとする。
以上のように構成された電圧制御回路について、以下
その動作を説明する。
その動作を説明する。
まず、スイッチ１がオフのときには、出力端子２には
電圧源３の電圧がかからず、NPN型トランジスタ５から
負荷４に電圧が供給される。そして、入力端子６に入力
電圧を印加すると、PNP型トランジスタ７とPNP型トラン
ジスタ８とを通して入力電圧と略等しい電圧がNPN型ト
ランジスタ５のベースに与えられる。ここで、定電流源
９から第１及び第２のPNP型トランジスタ7,8にバイアス
電流が供給されるから、負荷４には入力電圧からベース
・エミッタ間の順バイアス電圧だけ低い電圧が供給され
る。
電圧源３の電圧がかからず、NPN型トランジスタ５から
負荷４に電圧が供給される。そして、入力端子６に入力
電圧を印加すると、PNP型トランジスタ７とPNP型トラン
ジスタ８とを通して入力電圧と略等しい電圧がNPN型ト
ランジスタ５のベースに与えられる。ここで、定電流源
９から第１及び第２のPNP型トランジスタ7,8にバイアス
電流が供給されるから、負荷４には入力電圧からベース
・エミッタ間の順バイアス電圧だけ低い電圧が供給され
る。
次に、スイッチ１がオンして電圧源３によって入力電
圧よりも高い電圧がNPN型トランジスタ５のエミッタに
印加されると、該NPN型トランジスタ５のベース・エミ
ッタ間接合とPNP型トランジスタ８のベース・エミッタ
間接合とが逆バイアスされる。ところが、逆耐圧が低い
NPN型トランジスタ５のベース・エミッタ間にはダイオ
ード10が逆方向並列に接続されており、このダイオード
10が順バイアスされることになるから、NPN型トランジ
スタ５のベース・エミッタ間に加わる電圧は殆ど０
（Ｖ）になる。一方、第２のPNP型トランジスタ８は逆
耐圧が高いから、入出力間の電位差が大きくても出力側
から入出力側に向かって電流が流れることはない。
圧よりも高い電圧がNPN型トランジスタ５のエミッタに
印加されると、該NPN型トランジスタ５のベース・エミ
ッタ間接合とPNP型トランジスタ８のベース・エミッタ
間接合とが逆バイアスされる。ところが、逆耐圧が低い
NPN型トランジスタ５のベース・エミッタ間にはダイオ
ード10が逆方向並列に接続されており、このダイオード
10が順バイアスされることになるから、NPN型トランジ
スタ５のベース・エミッタ間に加わる電圧は殆ど０
（Ｖ）になる。一方、第２のPNP型トランジスタ８は逆
耐圧が高いから、入出力間の電位差が大きくても出力側
から入出力側に向かって電流が流れることはない。
なお、PNP型トランジスタの方がベース・エミッタ間
の逆耐圧が小さい場合には、NPN型トランジスタ５をPNP
型に、第１及び第２のPNP型トランジスタ7,8をNPN型に
各々変更すると共にダイオード10の向きを変える。
の逆耐圧が小さい場合には、NPN型トランジスタ５をPNP
型に、第１及び第２のPNP型トランジスタ7,8をNPN型に
各々変更すると共にダイオード10の向きを変える。
また、ダイオード10に代えて抵抗を使用することもで
きるが、入出力間の電位差、NPN型トランジスタ５のベ
ース・エミッタ間の逆耐圧の大きさ等を考慮してその抵
抗値を決定する必要があるので、ダイオードを使用する
方が実用性が高い。
きるが、入出力間の電位差、NPN型トランジスタ５のベ
ース・エミッタ間の逆耐圧の大きさ等を考慮してその抵
抗値を決定する必要があるので、ダイオードを使用する
方が実用性が高い。
（発明の効果） 以上説明したように本発明に係る電圧制御回路による
と、入力段の第２の第２導電型トランジスタと出力段の
第１誘電型トランジスタとが共にコレクタ接地であるた
め、入力インピーダンスが高くて出力インピーダンスが
低い。
と、入力段の第２の第２導電型トランジスタと出力段の
第１誘電型トランジスタとが共にコレクタ接地であるた
め、入力インピーダンスが高くて出力インピーダンスが
低い。
また、第１導電型トランジスタと、該第１導電型トラ
ンジスタのベース・エミッタ間に接続され逆方向のベー
ス・エミッタ接合を有するダイオードと、コレクタ及び
ベースが第１導電型トランジスタのベースに接続されベ
ース・エミッタ間の逆耐圧が第１導電型トランジスタよ
りも大きい第１の第２導電型トランジスタとを備えてい
るため、入出力間の電位差は直列接続され逆耐圧が異な
る第１導電型トランジスタ及び第１の第２導電型トラン
ジスタのベース・エミッタ間接合で分担され、また逆耐
圧が低い第１導電型トランジスタのベース・エミッタ間
接合の分担電圧は逆方向並列接続されたダイオードによ
り低く押えられているので、出力側の強制印加電圧の影
響が入力側に現れることはない。
ンジスタのベース・エミッタ間に接続され逆方向のベー
ス・エミッタ接合を有するダイオードと、コレクタ及び
ベースが第１導電型トランジスタのベースに接続されベ
ース・エミッタ間の逆耐圧が第１導電型トランジスタよ
りも大きい第１の第２導電型トランジスタとを備えてい
るため、入出力間の電位差は直列接続され逆耐圧が異な
る第１導電型トランジスタ及び第１の第２導電型トラン
ジスタのベース・エミッタ間接合で分担され、また逆耐
圧が低い第１導電型トランジスタのベース・エミッタ間
接合の分担電圧は逆方向並列接続されたダイオードによ
り低く押えられているので、出力側の強制印加電圧の影
響が入力側に現れることはない。
さらに、第１及び第２の第２導電型トランジスタのエ
ミッタ同士の接続点に電流源が接続されているため、両
第２導電型トランジスタがバイアスされるので、入力電
圧に応動してオフセットを以て変化する出力電圧を得る
ことができる。
ミッタ同士の接続点に電流源が接続されているため、両
第２導電型トランジスタがバイアスされるので、入力電
圧に応動してオフセットを以て変化する出力電圧を得る
ことができる。
第１図は本発明の一実施例に係る電圧制御回路の回路図
である。 １……スイッチ ２……出力端子 ３……電圧源 ４……負荷 ５……NPN型トランジスタ（第１導電型トランジスタ） ６……入力端子 ７……PNP型トランジスタ（第２の第２導電型トランジ
スタ） ８……PNP型トランジスタ（第１の第２導電型トランジ
スタ） ９……定電流源 10……ダイオード 11……電源端子
である。 １……スイッチ ２……出力端子 ３……電圧源 ４……負荷 ５……NPN型トランジスタ（第１導電型トランジスタ） ６……入力端子 ７……PNP型トランジスタ（第２の第２導電型トランジ
スタ） ８……PNP型トランジスタ（第１の第２導電型トランジ
スタ） ９……定電流源 10……ダイオード 11……電源端子
Claims (1)
- 【請求項１】エミッタが負荷に接続されたコレクタ接地
の第１導電型トランジスタと、該第１導電型トランジス
タのベース・エミッタ間に接続され該第１導電型トラン
ジスタのベース・エミッタ間接合と逆方向の接合を有す
るダイオードと、コレクタ及びベースが前記第１導電型
トランジスタのベースに接続されベース・エミッタ間の
逆耐圧が前記第１導電型トランジスタよりも大きい第１
の第２導電型トランジスタと、エミッタが前記第１の第
２導電型トランジスタのエミッタに接続されたコレクタ
接地の第２の第２導電型トランジスタと、前記第１及び
第２の第２導電型トランジスタのエミッタ同士の接続点
に接続された電流源とを備えていることを特徴とする電
圧制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31103190A JP2592990B2 (ja) | 1990-11-14 | 1990-11-14 | 電圧制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31103190A JP2592990B2 (ja) | 1990-11-14 | 1990-11-14 | 電圧制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04180302A JPH04180302A (ja) | 1992-06-26 |
| JP2592990B2 true JP2592990B2 (ja) | 1997-03-19 |
Family
ID=18012283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31103190A Expired - Lifetime JP2592990B2 (ja) | 1990-11-14 | 1990-11-14 | 電圧制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2592990B2 (ja) |
-
1990
- 1990-11-14 JP JP31103190A patent/JP2592990B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04180302A (ja) | 1992-06-26 |
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